一種帶置位端的d觸發(fā)器的制造方法
【技術領域】
[0001]本發(fā)明涉及半導體器件領域，特別涉及一種帶置位端的D觸發(fā)器。
【背景技術】
[0002]半導體器件在輻射環(huán)境中，周圍的能量粒子會滲透到芯片內部，并發(fā)生電離輻射，在能量粒子的運動軌跡上產(chǎn)生一定數(shù)目的電子和空穴對。這些由于單個能量粒子電離輻射而產(chǎn)生的電子和空穴有可能在電場的作用下被電路的內部節(jié)點吸收，導致半導體器件功能異常。上述效應稱為單粒子效應。
[0003]單粒子效應是一種隨機效應。人們在1975年發(fā)現(xiàn)了 Binder、通信衛(wèi)星、JK觸發(fā)器發(fā)生的異常翻轉現(xiàn)象，經(jīng)過不斷的研宄發(fā)現(xiàn)引發(fā)該異常翻轉現(xiàn)象的因素包括宇宙射線中的高能質子、重離子、中子、電子和γ射線，以及陶瓷管殼所含的放射性同位素的α粒子等。單粒子翻轉(SEU)主要發(fā)生于存儲器件和邏輯電路中。1979年發(fā)現(xiàn)單個高能粒子能引起CMOS器件發(fā)生閉鎖。1986年又發(fā)現(xiàn)單個高能粒子還能引起功率MOS器件發(fā)生單粒子燒毀。1987年又發(fā)現(xiàn)單粒子柵穿。進一步的模擬實驗和在軌衛(wèi)星的測試證實，幾乎所有的集成電路都能發(fā)生單粒子效應。
[0004]隨著半導體技術的迅猛發(fā)展，航天器用半導體器件的集成度不斷提高，器件的特征尺寸越來越小，工作電壓越來越小，相應地，臨界電荷越來越小，導致集成電路越來越容易發(fā)生單粒子效應。帶置位端的D觸發(fā)器是集成電路中使用最多的時序器件，這種器件在發(fā)生單粒子翻轉和單粒子瞬態(tài)脈沖后，將會把錯誤信息保留下來，影響后續(xù)操作，從而導致整個系統(tǒng)錯誤或崩潰，造成嚴重的后果。此外，傳統(tǒng)的帶置位端的D觸發(fā)器在上電后將呈現(xiàn)不穩(wěn)定態(tài)，不利于系統(tǒng)工作。

【發(fā)明內容】

[0005]本發(fā)明的目的在于提供一種帶置位端的D觸發(fā)器，用于實現(xiàn)帶置位端的D觸發(fā)器的抗單粒子效應，保證帶置位端的D觸發(fā)器輸出信息的準確性。
[0006]一種帶置位端的D觸發(fā)器，包括時鐘模塊、延時濾波模塊、主從級DICE鎖存器模塊、輸出模塊，其中主從級DICE鎖存器模塊根據(jù)從時鐘模塊輸出的時鐘信號，和通過延時濾波模塊接收的外部數(shù)據(jù)信號，向數(shù)據(jù)輸出模塊輸出相應的數(shù)據(jù)信號。
[0007]主從級DICE鎖存器模塊包括主級模塊和從級模塊，主級模塊和從級模塊上設置有置位端。
[0008]延時濾波模塊接收外部數(shù)據(jù)信號，并將接收的外部數(shù)據(jù)信號分成第一路信號和第二路信號；延時濾波模塊對第一路信號進行濾波處理，對第二路信號不做處理；當經(jīng)濾波處理的第一路信號與第二路信號相同時，延時濾波模塊輸出數(shù)據(jù)；當經(jīng)延時濾波處理的第一路信號與第二路信號不同時，延時濾波模塊不輸出數(shù)據(jù)。
[0009]延時濾波模塊包括第一反相器、延時濾波通路、直通通路、第一三態(tài)反相器；第一反相器將外部數(shù)據(jù)分成第一路信號和第二路信號，第一路信號經(jīng)延時濾波通路后進入第一三態(tài)反相器，第二路信號直接進入第一三態(tài)反相器。
[0010]從級模塊包括第一至第四從節(jié)點，從節(jié)點為單粒子敏感節(jié)點，從節(jié)點依次邏輯相鄰。
[0011]主級模塊包括第一至第四主節(jié)點，主節(jié)點為單粒子敏感節(jié)點，主節(jié)點依次邏輯相鄰。主節(jié)點和從節(jié)點物理上間隔排列。
[0012]主級模塊上設置有四個置位端，從級模塊上設置有四個置位端。
[0013]置位端的作用是把輸出置1，其好處是在電路上電時觸發(fā)器有一個固定的輸出信號，使電路處于一個穩(wěn)定的狀態(tài)，而不加置位端的觸發(fā)器在上電后易于出現(xiàn)不穩(wěn)定態(tài)，不利于系統(tǒng)工作，這種觸發(fā)器一般用于不考慮上電狀態(tài)的系統(tǒng)。
[0014]四個主節(jié)點和四個從節(jié)點物理上間隔排列；從級模塊中的四個單粒子敏感點，當其中一個敏感點發(fā)生單粒子翻轉時，相鄰敏感點可以把錯誤糾正回來，只要避免相鄰敏感點被單粒子轟擊，即可確保節(jié)點的信息正確，主級亦如此。因此在版圖布局時要把邏輯上的相鄰敏感點分開，布局時把主從級敏感點交錯擺放。
[0015]在一些實施例中帶置位端的D觸發(fā)器，還包括可保護帶，PMOS管的保護帶由P+有源構成，NMOS管的保護帶由N+有源構成，單粒子敏感節(jié)點之間都設置有保護帶。保護帶的寬度采用設計規(guī)則中的有源最小寬度。
[0016]在一些實施例中帶置位端的D觸發(fā)器電路可以為CMOS電路，CMOS器件固有的pnpn四層結構形成了一個寄生可控硅，在單粒子效應下，P阱電阻或襯底電阻上的電壓降可能會使得寄生的縱向NPN或橫向PNP三極管導通，產(chǎn)生電流正反饋，最終導致兩個寄生三極管達到飽和，并維持飽和狀態(tài)，產(chǎn)生從電源到地的大電流通路，導致電路發(fā)生閂鎖。
[0017]加入保護帶可以降低寄生晶體管的增益，并控制加到內阱和襯底的電壓，使寄生晶體管無法達到飽和，即無法產(chǎn)生電路通路，起到了抗閂鎖的作用。
[0018]延時濾波通路可包括反相器單元和濾波單元，反相器單元由偶數(shù)個反相器構成，用于延時反相；濾波單元用于濾除脈沖信號。
[0019]反相器單元的個數(shù)可根據(jù)實際應用中延時長短的需要增加或者減少。
[0020]時鐘模塊用于輸出一對反相信號。
[0021]根據(jù)上述的帶置位端的D觸發(fā)器，在瞬態(tài)脈沖到來時，通過延時濾波模塊阻止該脈沖進入到電路內部，起到抗SET (單粒子瞬態(tài)脈沖)的作用；當內部存儲節(jié)點發(fā)生翻轉時，通過DICE結構迅速去掉翻轉脈沖，保證電路輸出結果正常，起到抗SEU的作用。在版圖設計時加入保護帶結構，該結構有效地抑制了 SEL (單粒子閉鎖)，也有助于降低電路中的SET脈沖寬度。從而整體電路結構具有抗單粒子效應的功能。置位端的作用在于把輸出置1，其好處是在電路上電時觸發(fā)器有一個固定的輸出信號，使電路處于一個穩(wěn)定的狀態(tài)。
【附圖說明】
[0022]圖1為本發(fā)明一實施方式的帶置位端的D觸發(fā)器的原理圖；
[0023]圖2為本發(fā)明一實施方式的延時濾波模塊原理圖；
[0024]圖3為本發(fā)明一實施方式的DICE單元原理圖；
[0025]圖4為本發(fā)明一實施方式的帶置位端的D觸發(fā)器的時鐘模塊電路圖；
[0026]圖5為本發(fā)明一實施方式的的帶置位端的D觸發(fā)器的延時濾波模塊原理圖；
[0027]圖6為本發(fā)明一實施方式的帶置位端的D觸發(fā)器的延時濾波模塊電路圖；
[0028]圖7為本發(fā)明一實施方式的帶置位端的D觸發(fā)器的主從級DICE鎖存器模塊電路圖；
[0029]圖8為本發(fā)明一實施方式的帶置位端的D觸發(fā)器的輸出模塊電路圖；
[0030]圖9為本發(fā)明一實施方式的帶置位端的D觸發(fā)器一個節(jié)點受單粒子轟擊的響應波形圖。
【具體實施方式】
[0031]下面結合附圖對發(fā)明作進一步詳細的說明。
[0032]如圖1所示，本發(fā)明一實施例中的帶置位端的D觸發(fā)器，包括時鐘模塊1、延時濾波模塊2、主從級DICE鎖存器模塊3、輸出模塊4。主從級DICE鎖存器模塊包括主級模塊31和從級模塊32，主從兩級都進行了 DICE加固，并在數(shù)據(jù)端加入了延時濾波模塊2。
[0033]時鐘模塊I的時鐘信號輸出端與主從級DICE鎖存器模塊3的時鐘信號輸入端連接，延時濾波模塊2的數(shù)據(jù)輸入端與數(shù)據(jù)源連接，數(shù)據(jù)輸出端與主從級DICE鎖存器模塊3的數(shù)據(jù)輸入端連接，主從級DICE鎖存器模塊3的數(shù)據(jù)輸出端連接輸出模塊4的信號輸入端。
[0034]主從級DICE鎖存器模塊包括主級模塊和從級模塊，主級模塊和從級模塊上設置有置位端SN。
[0035]圖2給出了本發(fā)明一實施方式中的延時濾波單元原理圖，電路包括兩個PMOS管POO和P01、兩個NMOS管和兩個反相器NOO和N01，以及兩個反相器165和166。數(shù)據(jù)從D端口進入，只有當a點和b點數(shù)據(jù)相同時，該數(shù)據(jù)才能從OUT端傳出。當一個瞬態(tài)脈沖出現(xiàn)時，a點為這個脈沖信號，由于有兩個反相器的存在，瞬態(tài)脈沖被濾掉，b點維持原數(shù)據(jù)不變，由于a、b點數(shù)據(jù)不同，瞬態(tài)脈沖無法傳到OUT端，避免了錯誤數(shù)據(jù)的產(chǎn)生。
[0036]圖3給出了本發(fā)明一實施方式中的DICE單元的電路原理圖。該電路包括六個PMOS管PO?P5、六個NMOS管NO?N5、兩個三態(tài)反相器SR1、SR2和一個反相器167，CK、CKN是一對反相的時鐘信號。單元中有四個邏輯狀態(tài)分別存儲在4個節(jié)點中，其中每個節(jié)點的狀態(tài)都由相鄰的節(jié)點控制，而相隔節(jié)點并不相互聯(lián)系。
[0037]當一個負的翻轉脈沖出現(xiàn)在當前狀態(tài)為“I”的節(jié)點a時，會通過PMOS管P2在節(jié)點b上產(chǎn)生一個正的脈沖擾動，但不會影響到存儲在節(jié)點c與d的存儲狀態(tài)。因為負的翻轉脈沖不會通過反饋NMOS管N5傳遞，而傳遞到節(jié)點b的正的脈沖擾動不會通過PMOS管P3進一步傳遞到節(jié)點C。因此，節(jié)點a、b與節(jié)點C、d被隔離開，并且節(jié)點C、d形成了節(jié)點a、b的冗余節(jié)點(共同構成了冗余結構，節(jié)點a、d互為冗余，節(jié)點b、c互為冗余)，當節(jié)點a、b受到干擾時，節(jié)點c、d保持著它們的邏輯狀態(tài)不受影響。由此可見，單粒子對節(jié)點的轟擊僅僅是在節(jié)點a和b上引起暫時的擾動。這種擾動在單粒子事件之后很快就會消除，因為其他兩個節(jié)點c和d的狀態(tài)將通過NMOS管N2和PMOS管PO的反饋作用強迫翻轉節(jié)點恢復到之前的狀態(tài)。具體的節(jié)點c的狀態(tài)信號通過NMOS管N2將翻轉的節(jié)點b恢復到之前的狀態(tài)，節(jié)點d的狀態(tài)信號通過PMOS管PO將翻轉的節(jié)點a恢復到之前的狀態(tài)(同樣，當節(jié)點C、d收到干擾時，節(jié)點a、b保持他們的邏輯狀態(tài)不受影響，并且節(jié)點a、b通過反饋作用強迫節(jié)點c、d恢復之前的狀態(tài))。對于正瞬態(tài)擾動脈沖，該DICE單元電路抗擾動的原理類似。
[0038]如圖4所示，時鐘模塊包括時鐘輸入端CK、反相器174、反相器175、反相器176、反相器177，其中時鐘輸入端CK連接反相器175、反相器177的輸入端，反相器175的輸出端連接反相器174的輸入端，反相器177的輸出端連接反相器176的輸入端；該時鐘電路輸出四