步的，在本實施例中，如圖2所示，所述第二計數模塊包括一計數器40193 ;所 述計數器40193的CP+端與所述D觸發(fā)器40175的Q1端相連，即計數器40193的第5端與 D觸發(fā)器40175的第2端相連；所述計數器40193的CP-端與所述D觸發(fā)器40175的Q2端 相連，即計數器40193的第4端和D觸發(fā)器40175的第7端相連；所述計數器40193的玄居 端與所述D觸發(fā)器40175的CLEAR端相連，并接入一第二電阻R2的一端，且該第二電阻R2 的一端還經一第一電容C1接地，即計數器40193的第11端和D觸發(fā)器40175的第1端接 入電阻R2 -端；所述第二電阻R2的另一端接高電平，且接5V電平；所述計數器40193的R 端、DPI端、DP2端、DP3端W及DP4端相連并接地，即計數器40193的第14端、第15端、第 1端、第10端W及第9端接地；所述計數器40193的Q1端、Q2端、Q3端w及Q4端作為所述 計數器40193的計數輸出端，即計數器40193的第3端、第2端、第6端W及第7端做為計 數器40193的計數輸出端。
[0021] 進一步的，為了讓本領域技術人員更加了解本發(fā)明所提出的一種可同時進行加減 計數的電路，下面結合該電路的控制方法進行具體說明。
[0022] 第一觸發(fā)模塊中的RS觸發(fā)器4044的S1端接收計數脈沖輸入模塊輸出的加脈沖 信號，S2端接收計數脈沖輸入模塊輸出的減脈沖信號，且當加脈沖信號和減脈沖信號同時 出現時，RS觸發(fā)器4044的Q1端和Q2端置位，并同時輸出1 ;RS觸發(fā)器4044通過加減輸入 脈沖信號將觸發(fā)器輸出1，用于記錄輸入脈沖。
[0023] 上電后，第一計數模塊中的非口電路非口電路通過反饋產生一計數脈沖，并將該 時鐘脈沖輸入計數器4017的CP端；所述計數器4017對該計數脈沖進行計數，其計數輸出 端Q0端的計數輸出信號與所述RS觸發(fā)器4044中Q1端的置位信號經與口模塊中的第一 與非口電路相與后輸入第二觸發(fā)模塊中D觸發(fā)器40175的D1端，其計數輸出端Q4端的計 數輸出信號與RS觸發(fā)器4044中Q2端的置位信號經第二與非口電路相與后輸入D觸發(fā)器 40175的D2端，其中，通過將4017的計數輸出和RS觸發(fā)器4044輸出相與非將可能同時出 現的加減脈沖信號錯開，計數器4017輸出3腳與10腳在計數值達到0和4時分別輸出1， 利用計數器3腳與10腳無法同時輸出1，從而錯開同時出現的加減法脈沖；D觸發(fā)器40175 對D1端和D2端輸入的信號進行緩存，用來記憶輸入的脈沖，并經D觸發(fā)器40175的Q1端 和Q2端分別對應將緩存后的信號輸出至第二計數模塊中計數器40193的CP+端和CP-端 進行加法計數和減法計數，并經所述計數器40193的的Q1端、Q2端、Q3端W及Q4端輸出計 數信號；同時該D觸發(fā)器40175的Q1端和Q2端將緩存后的信號返回至RS觸發(fā)器4044的 R1端和R2端，復位輸入該RS觸發(fā)器4044中S1端和S2端的輸入脈沖信號，等并待下一次 輸入脈沖信號的同時出現。
[0024] 在本實施例中，RS觸發(fā)器4044的S端，即S1端或S2端，為低電平時，其輸出端輸 出1，即Q1端或Q2端輸出1 ;當復位端R端，即R1端或R2端，為低電平時，其輸出端輸出0， 即Q1端或Q2端輸出0。
[00巧]在本實施例中，十進制計數器4017的輸入端CP端對輸入脈沖計數時，根據計數值 在相應的輸出腳上輸出高電平；非口電路采用74C14,用于產生計數脈沖。
[0026] 在本實施例中，計數器40193是4位二進制可逆計數器，其CP+端為上升沿時，該 計數器的計數值加1 ;CP-端為上升沿時，計數器的計數值減1 ;但是CP-端與CP+端不能同 時上升沿，如同時為上升沿，則無法計數。
[0027] W上是本發(fā)明的較佳實施例，凡依本發(fā)明技術方案所作的改變，所產生的功能作 用未超出本發(fā)明技術方案的范圍時，均屬于本發(fā)明的保護范圍。
【主權項】
1. 一種可同時進行加減計數的電路，其特征在于，包括一計數脈沖輸入模塊，該計數脈 沖輸入模塊的輸出端與一第一觸發(fā)模塊的第一輸入端相連；所述第一觸發(fā)模塊的輸出端與 一與非門模塊的第一輸入端相連；所述與非門模塊的第二輸入端與一第一計數模塊的輸出 端相連；所述與非門模塊的輸出端與一第二觸發(fā)模塊的輸入端相連；所述第二觸發(fā)模塊的 輸出端與一第二計數模塊的輸入端相連，且該第二觸發(fā)模塊的輸出端還與所述第一觸發(fā)模 塊的第二輸入端相連。
2. 根據權利要求1所述的一種可同時進行加減計數的電路，其特征在于：所述第一觸 發(fā)模塊包括一 RS觸發(fā)器4044 ;所述RS觸發(fā)器4044的ENABLE端接高電平；所述RS觸發(fā)器 4044的Sl端接所述計數脈沖輸入模塊輸出的加脈沖信號；所述RS觸發(fā)器4044的S2端接 所述計數脈沖輸入模塊輸出的減脈沖信號。
3. 根據權利要求1或2所述的一種可同時進行加減計數的電路，其特征在于：所述與 非門模塊包括一第一與非門電路和一第二與非門電路；所述第一與非門電路的第一輸入端 與所述RS觸發(fā)器4044的Ql端相連；所述第二與非門電路的第一輸入端與所述RS觸發(fā)器 4044的Q2端相連。
4. 根據權利要求1、2或3所述的一種可同時進行加減計數的電路，其特征在于：所述 第二觸發(fā)模塊包括一 D觸發(fā)器40175 ;所述D觸發(fā)器40175的Dl端與所述第一與非門電路 的輸出端相連；所述D觸發(fā)器40175的D2端與所述第二與非門電路的輸出端相連；所述D 觸發(fā)器40175的Ql端連接至所述RS觸發(fā)器4044的Rl端；所述D觸發(fā)器40175的Q2端連 接至所述RS觸發(fā)器4044的R2端。
5. 根據權利要求1、3或4所述的一種可同時進行加減計數的電路，其特征在于：所述 第一計數模塊包括一計數器4017 ;所述計數器4017的CP端與一非門電路的輸出端相連； 所述非門電路的輸入端經第一電阻（Rl)連接至該非門電路的輸出端；所述非門電路的輸 出端還與所述D觸發(fā)器40175的CLOCK端相連；所述計數器4017的CR端與該計數器4017 的CT=9端相連；所述計數器4017的QO端與所述第一與非門電路的第二輸入端相連；所述 計數器4017的Q4端與所述第二與非門電路的第二輸入端相連。
6. 根據權利要求1或4所述的一種可同時進行加減計數的電路，其特征在于：所述第 二計數模塊包括一計數器40193 ;所述計數器40193的CP+端與所述D觸發(fā)器40175的Ql 端相連；所述計數器40193的CP-端與所述D觸發(fā)器40175的Q2端相連；所述計數器40193 的拖端與所述D觸發(fā)器40175的CLEAR端相連，并接入一第二電阻（R2)的一端，且該第二 電阻（R2)的一端還經一第一電容（Cl)接地；所述第二電阻（R2)的另一端接高電平；所述 計數器40193的R端、DPl端、DP2端、DP3端以及DP4端相連并接地；所述計數器40193的 Ql端、Q2端、Q3端以及Q4端作為所述計數器40193的計數輸出端。
7. -種根據權利要求1~6所述的一種可同時進行加減計數的電路的控制方法，其特征 在于：第一觸發(fā)模塊中的RS觸發(fā)器4044的Sl端接收計數脈沖輸入模塊輸出的加脈沖信 號，S2端接收計數脈沖輸入模塊輸出的減脈沖信號，且當加脈沖信號和減脈沖信號同時出 現時，RS觸發(fā)器4044的Ql端和Q2端置位，并同時輸出1，將該； 上電后，第一計數模塊中的非門電路通過反饋產生一計數脈沖，并將該計數脈沖輸入 計數器4017的CP端；所述計數器4017對該計數脈沖進行計數，其計數輸出端QO端的計 數輸出信號與所述RS觸發(fā)器4044中Ql端的置位信號經與非門模塊中的第一與非門電路 相與后輸入第二觸發(fā)模塊中D觸發(fā)器40175的Dl端，其計數輸出端Q4端的計數輸出信號 與RS觸發(fā)器4044中Q2端的置位信號經第二與非門電路相與后輸入D觸發(fā)器40175的D2 端，通過所述與非門模塊將同時出現的加減脈沖信號錯開；D觸發(fā)器40175對Dl端和D2端 輸入的信號進行緩存，并經D觸發(fā)器40175的Ql端和Q2端分別對應將緩存后的信號輸出 至第二計數模塊中計數器40193的CP+端和CP-端進行加法計數和減法計數，并經所述計 數器40193的的Ql端、Q2端、Q3端以及Q4端輸出計數信號；同時該D觸發(fā)器40175的Ql 端和Q2端將緩存后的信號返回至RS觸發(fā)器4044的Rl端和R2端，復位輸入該RS觸發(fā)器 4044中Sl端和S2端的輸入脈沖信號，等并待下一次輸入脈沖信號的同時出現。
【專利摘要】本發(fā)明涉及一種可同時進行加減計數的電路及其控制方法，該電路包括：一計數脈沖輸入模塊，該計數脈沖輸入模塊的輸出端與一第一觸發(fā)模塊的第一輸入端相連；第一觸發(fā)模塊的輸出端與一與非門模塊的第一輸入端相連；與非門模塊的第二輸入端與一第一計數模塊的輸出端相連；與門模塊的輸出端與一第二觸發(fā)模塊的輸入端相連；第二觸發(fā)模塊的輸出端與一第二計數模塊的輸入端相連，且該第二觸發(fā)模塊的輸出端還與第一觸發(fā)模塊的第二輸入端相連；該方法包括：通過采用計數器4017計數輸出的不同時性，將可能同時出現的加減輸入脈沖分離，實現采用40193對加減法脈沖的同時計數。本發(fā)明所提出的一種可同時進行加減計數的電路及其控制方法，同時進行加減計數的電路，通過集成電路解決同時進行加減計數脈沖的問題，成本低，操作簡單，穩(wěn)定性好。
【IPC分類】H03K23-56
【公開號】CN104767521
【申請?zhí)枴緾N201510217422
【發(fā)明人】陳康
【申請人】福州大學
【公開日】2015年7月8日
【申請日】2015年4月30日