一種可同時進行加減計數(shù)的電路及其控制方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明設(shè)及一種可同時進行加減計數(shù)的電路及其控制方法。
【背景技術(shù)】
[0002] FPGA(Field-Programm油leGateArray),即現(xiàn)場可編程口陣列，它是在PAL、 GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC)領(lǐng)域 中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件口電 路數(shù)有限的缺點，W硬件描述語言（Verilog或VHDL)所完成的電路設(shè)計，可W經(jīng)過簡單的 綜合與布局，快速的燒錄至FPGA上進行測試，是現(xiàn)代1C設(shè)計驗證的技術(shù)主流。該些可編 輯元件可W被用來實現(xiàn)一些基本的邏輯口電路（比如AND、0R、X0R、N0T)或者更復(fù)雜一些的 組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，該些可編輯的元件里也包含記 憶元件例如觸發(fā)器（Flip-flop)或者其他更加完整的記憶塊。故目前采用FPGA(現(xiàn)場可 編程邏輯陣列）實現(xiàn)兩個脈沖的同時計數(shù)，它通過硬件的并行性實現(xiàn)兩個同時出現(xiàn)脈沖的 加減計數(shù)，但成本極高，而且在具體使用時需對應(yīng)設(shè)置相匹配的硬件程序，操作較為復(fù)雜， 而且穩(wěn)定性欠佳。

【發(fā)明內(nèi)容】

[0003] 本發(fā)明的目的在于提供一種可同時進行加減計數(shù)的電路及其控制方法，W克服現(xiàn) 有技術(shù)中存在制備成本高、操作復(fù)雜且不穩(wěn)定的缺陷。
[0004] 為實現(xiàn)上述目的，本發(fā)明的技術(shù)方案是；一種可同時進行加減計數(shù)的電路，其特征 在于，包括一計數(shù)脈沖輸入模塊，該計數(shù)脈沖輸入模塊的輸出端與一第一觸發(fā)模塊的第一 輸入端相連；所述第一觸發(fā)模塊的輸出端與一與非口模塊的第一輸入端相連；所述與非口 模塊的第二輸入端與一第一計數(shù)模塊的輸出端相連；所述與口模塊的輸出端與一第二觸發(fā) 模塊的輸入端相連；所述第二觸發(fā)模塊的輸出端與一第二計數(shù)模塊的輸入端相連，且該第 二觸發(fā)模塊的輸出端還與所述第一觸發(fā)模塊的第二輸入端相連。
[0005] 在本發(fā)明一實施例中所述第一觸發(fā)模塊包括一RS觸發(fā)器4044 ;所述RS觸發(fā)器 4044的ENABLE端接高電平；所述RS觸發(fā)器4044的S1端接所述計數(shù)脈沖輸入模塊輸出的 加脈沖信號；所述RS觸發(fā)器4044的S2端接所述計數(shù)脈沖輸入模塊輸出的減脈沖信號。
[0006] 在本發(fā)明一實施例中所述與口模塊包括一第一與非口電路和一第二與非口電路； 所述第一與非口電路的第一輸入端與所述RS觸發(fā)器4044的Q1端相連；所述第二與非口電 路的第一輸入端與所述RS觸發(fā)器4044的Q2端相連。
[0007] 在本發(fā)明一實施例中所述第二觸發(fā)模塊包括一D觸發(fā)器40175 ;所述D觸發(fā)器 40175的D1端與所述第一與非口電路的輸出端相連；所述D觸發(fā)器40175的D2端與所述 第二與非口電路的輸出端相連；所述D觸發(fā)器40175的Q1端連接至所述RS觸發(fā)器4044的 R1端；所述D觸發(fā)器40175的Q2端連接至所述RS觸發(fā)器4044的R2端。
[0008] 在本發(fā)明一實施例中所述第一計數(shù)模塊包括一計數(shù)器4017 ;所述計數(shù)器4017的 CP端與一非口電路的輸出端相連；所述非口電路的輸入端經(jīng)第一電阻（Rl)連接至該非口 電路的輸出端；所述非口電路的輸出端還與所述D觸發(fā)器40175的化OCK端相連；所述計數(shù) 器4017的CR端與該計數(shù)器4017的CT=9端相連；所述計數(shù)器4017的Q0端與所述第一與 非口電路的第二輸入端相連；所述計數(shù)器4017的Q4端與所述第二與非口電路的第二輸入 端相連。
[0009] 在本發(fā)明一實施例中，所述第二計數(shù)模塊包括一計數(shù)器40193 ;所述計數(shù)器40193的 CP+端與所述D觸發(fā)器40175的Q1端相連;所述計數(shù)器40193的CP-端與所述D觸發(fā)器40175 的Q2端相連;所述計數(shù)器40193的施端與所述D觸發(fā)器40175的CLEAR端相連，并接入一第 二電阻(R2)的一端，且該第二電阻(R2)的一端還經(jīng)一第一電容（C1)接地;所述第二電阻(R2) 的另一端接高電平；所述計數(shù)器40193的R端、DPI端、DP2端、DP3端化及DP4端相連并接地； 所述計數(shù)器40193的Q1端、Q2端、Q3端W及Q4端作為所述計數(shù)器40193的計數(shù)輸出端。
[0010] 進一步的，還提供一種可同時進行加減計數(shù)的電路的控制方法，包括：第一觸發(fā)模 塊中的RS觸發(fā)器4044的S1端接收計數(shù)脈沖輸入模塊輸出的加脈沖信號，S2端接收計數(shù)脈 沖輸入模塊輸出的減脈沖信號，且當加脈沖信號和減脈沖信號同時出現(xiàn)時，RS觸發(fā)器4044 的Q1端和Q2端置位，并同時輸出1 ; 上電后，第一計數(shù)模塊中的非口電路通過反饋產(chǎn)生一計數(shù)脈沖，并將該時鐘脈沖輸入 計數(shù)器4017的CP端；所述計數(shù)器4017對該計數(shù)脈沖進行計數(shù)，其計數(shù)輸出端Q0端的計數(shù) 輸出信號與所述RS觸發(fā)器4044中Q1端的置位信號經(jīng)與非口模塊中的第一與非口電路相 與后輸入第二觸發(fā)模塊中D觸發(fā)器40175的D1端，其計數(shù)輸出端Q4端的計數(shù)輸出信號與 RS觸發(fā)器4044中Q2端的置位信號經(jīng)第二與非口電路相與后輸入D觸發(fā)器40175的D2端， 通過所述與非口模塊將同時出現(xiàn)的加減脈沖信號錯開；D觸發(fā)器40175對D1端和D2端輸 入的信號進行緩存，并經(jīng)D觸發(fā)器40175的Q1端和Q2端分別對應(yīng)將緩存后的信號輸出至 第二計數(shù)模塊中計數(shù)器40193的CP+端和CP-端進行加法計數(shù)和減法計數(shù)，并經(jīng)所述計數(shù) 器40193的Q1端、Q2端、Q3端W及Q4端輸出計數(shù)信號；同時該D觸發(fā)器40175的Q1端和 Q2端將緩存后的信號返回至RS觸發(fā)器4044的R1端和R2端，復(fù)位輸入該RS觸發(fā)器4044 中S1端和S2端的輸入脈沖信號，并等待下一次輸入脈沖信號的同時出現(xiàn)。
[0011] 相較于現(xiàn)有技術(shù)，本發(fā)明具有W下有益效果；本發(fā)明所提出的一種可同時進行加 減計數(shù)的電路及其控制方法，采用集成電路對同時出現(xiàn)加法端與減法端的脈沖進行加減計 數(shù)，具有極低的成本，操作簡單，穩(wěn)定性好，克服了現(xiàn)有技術(shù)中所采用的FPGA(現(xiàn)場可編程邏 輯陣列）利用硬件的并行性實現(xiàn)兩個脈沖的同時加減計數(shù)而造成成本極高、操作復(fù)雜且不 穩(wěn)定等問題。
【附圖說明】
[0012] 圖1是本發(fā)明中可同時進行加減計數(shù)的電路的電路原理圖。
[0013] 圖2是本發(fā)明一實施例中可同時進行加減計數(shù)的電路的電路連接示意圖。
【具體實施方式】
[0014] 下面結(jié)合附圖，對本發(fā)明的技術(shù)方案進行具體說明。
[0015] 本發(fā)明提供一種可同時進行加減計數(shù)的電路，如圖1所示，包括一計數(shù)脈沖輸入 模塊，該計數(shù)脈沖輸入模塊的輸出端與一第一觸發(fā)模塊的第一輸入端相連；所述第一觸發(fā) 模塊的輸出端與一與非口模塊的第一輸入端相連；所述與非口模塊的第二輸入端與一第一 計數(shù)模塊的輸出端相連；所述與非口模塊的輸出端與一第二觸發(fā)模塊的輸入端相連；所述 第二觸發(fā)模塊的輸出端與一第二計數(shù)模塊的輸入端相連，且該第二觸發(fā)模塊的輸出端還與 所述第一觸發(fā)模塊的第二輸入端相連。
[0016] 進一步的，在本實施例中，如圖2所示，所述第一觸發(fā)模塊包括一RS觸發(fā)器4044 ; 所述RS觸發(fā)器4044的ENABLE端接高電平，即該巧片的第5端使能端接5V電平；所述RS 觸發(fā)器4044的S1端接所述計數(shù)脈沖輸入模塊輸出的加脈沖信號；所述RS觸發(fā)器4044的 S2端接所述計數(shù)脈沖輸入模塊輸出的減脈沖信號，即該巧片的第3端接加脈沖信號，第4端 接減脈沖信號。
[0017] 進一步的，在本實施例中，如圖2所示，所述與非口模塊包括一第一與非口電路U2 和一第二與非口電路U3 ;所述第一與非口電路U2的第一輸入端與所述RS觸發(fā)器4044的 Q1端相連，即該第一與非口電路U2的第一輸入端接RS觸發(fā)器4044的第13端；所述第二 與非口電路U3的第一輸入端與所述RS觸發(fā)器4044的Q2端相連，即該第二與非口電路U3 的第一輸入端接RS觸發(fā)器4044的第9端。
[0018] 進一步的，在本實施例中，如圖2所示，所述第二觸發(fā)模塊包括一D觸發(fā)器40175 ; 所述D觸發(fā)器40175的D1端與所述第一與非口電路U2的輸出端相連，即該D觸發(fā)器40175 的第4端接第一與非口電路U2的輸出端；所述D觸發(fā)器40175的D2端與所述第二與非口 電路U3的輸出端相連，即該D觸發(fā)器40175的5端接第二與非口電路U3的輸出端；所述D 觸發(fā)器40175的Q1端連接至所述RS觸發(fā)器4044的R1端，即D觸發(fā)器40175的第2端接 RS觸發(fā)器4044的第4端；所述D觸發(fā)器40175的Q2端連接至所述RS觸發(fā)器4044的R2 端，即D觸發(fā)器40175的第7端接RS觸發(fā)器4044的第6端。
[0019] 進一步的，在本實施例中，如圖2所示，所述第一計數(shù)模塊包括一計數(shù)器4017 ;所 述計數(shù)器4017的CP端與一非口電路U1的輸出端相連，即計數(shù)器4017的第14端與非口電 路U1的輸出端相連；所述非口電路U1的輸入端經(jīng)第一電阻R1連接至該非口電路U1的輸 出端；所述非口電路U1的輸出端還與所述D觸發(fā)器40175的CLOCK端相連，即所述非口電 路U1的輸出端還與所述D觸發(fā)器40175的第9端相連；所述計數(shù)器4017的CR端與該計數(shù) 器4017的CT=9端相連，即計數(shù)器4017的第15端與第11端相連；所述計數(shù)器4017的Q0 端與所述第一與非口電路U2的第二輸入端相連，所述計數(shù)器4017的Q4端與所述第二與非 口電路U3的第二輸入端相連，即計數(shù)器4017的第3端與第一與非口電路U2的第二輸入端 相連，計數(shù)器4017的第10端與第二與非口電路U3的第二輸入端相連。
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