一種逐次逼近型adc結(jié)構(gòu)與算法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路之模數(shù)轉(zhuǎn)換器領(lǐng)域，尤其涉及一種新型的逐次逼近型ADC的結(jié)構(gòu)與算法。
【背景技術(shù)】
[0002]逐次逼近型ADC (Analog to Digital Converter,模數(shù)轉(zhuǎn)換器)是一種能夠提供較高轉(zhuǎn)換速度和較高分辨率的模數(shù)轉(zhuǎn)換器，它具備功耗低，面積小的優(yōu)點(diǎn)，因此運(yùn)用也越來越廣泛。
[0003]逐次逼近型ADC的采用最廣泛的是電荷再分配式結(jié)構(gòu)，電荷再分配式DAC(Digital to Analog Converter,數(shù)模轉(zhuǎn)換器)是它的核心電路,其基本結(jié)構(gòu)是具有二進(jìn)制權(quán)重的電容陣列。一般在ADC分辨率大于8位時(shí)，會(huì)采用分段的方式以減小電容的面積，圖1示意了一種比較典型的分段電容式逐次逼近ADC。這種結(jié)構(gòu)的ADC具有一個(gè)明顯的非理性因素，分段電容Cs的上極板寄生電容會(huì)引入非線性，從而影響ADC的性能。。

【發(fā)明內(nèi)容】

[0004]本發(fā)明公開了一種逐次逼近ADC，主要模塊包括新型分段電容式DAC，比較器與逐次逼近邏輯。其中新型分段電容式DAC是本發(fā)明的結(jié)構(gòu)核心，逐次逼近邏輯中包含了本發(fā)明的算法核心，段間差分轉(zhuǎn)單端算法。
[0005]進(jìn)一步地，所述逐次逼近型ADC，采用的新型分段電容式DAC具有N位的基本結(jié)構(gòu)，卻實(shí)現(xiàn)了 N+1位的分辨率。額外的一位分辨率是利用所述段間差分轉(zhuǎn)單端算法來實(shí)現(xiàn)。
[0006]進(jìn)一步地，所述新型分段電容式DAC具有差分結(jié)構(gòu)，DAC的分段方式為(L+1)+ M(其中N=L+M，L是低權(quán)重分段，M是高權(quán)重分段)，L位與M位均通過二進(jìn)制權(quán)重電容來實(shí)現(xiàn)，形成了 N位基本結(jié)構(gòu)的DAC，額外的I位通過差分轉(zhuǎn)單端的方法來實(shí)現(xiàn)。DAC的數(shù)據(jù)位按照權(quán)重從低到高依次為=1,2,...L, L+1,…L+1+M，共L+1+M位。
[0007]進(jìn)一步地，所述新型分段電容式DAC的第I到第L+1位采用單端的工作方式，第L+2到L+1+M位采用差分的工作方式。DAC的第I到第L位，由對(duì)應(yīng)的二進(jìn)制權(quán)重電容構(gòu)成二進(jìn)制權(quán)重關(guān)系；從第L到第L+1位，由分段電容Cs構(gòu)成二進(jìn)制權(quán)重關(guān)系；從第L+1到L+2位，由單端到差分的轉(zhuǎn)換構(gòu)成二進(jìn)制權(quán)重關(guān)系；從第L+2到L+1+M位，同樣由對(duì)應(yīng)的二進(jìn)制權(quán)重電容構(gòu)成二進(jìn)制權(quán)重關(guān)系。從而，所述新型分段電容式DAC以N位二進(jìn)制電容的基本結(jié)構(gòu)，實(shí)現(xiàn)了 N+1位的分辨率。
[0008]進(jìn)一步地，相對(duì)于普通結(jié)構(gòu)的分段電容式DAC，新型結(jié)構(gòu)的分段電容式DAC僅僅增加了兩個(gè)單位電容，不會(huì)影響DAC的面積。差分轉(zhuǎn)單端算法使得分段電容Cs低邊的L位權(quán)重下降一位，從而使得分段電容Cs上極板的計(jì)生電容減小了一半，大大改善了 DAC的線性度，提高了 ADC的性能。
[0009]進(jìn)一步地，所述差分轉(zhuǎn)單端的算法直接綜合在所述逐次逼近邏輯中，逐次逼近邏輯對(duì)新型分段電容式DAC的控制信號(hào)，其低邊L+1位是單端控制，高邊M位是差分控制?？傮w而言，逐次逼近邏輯不但提供經(jīng)典的二進(jìn)制搜索算法，而且提供了本發(fā)明所述的差分轉(zhuǎn)單端算法，控制ADC完成轉(zhuǎn)換過程。
【附圖說明】
[0010]圖1是普通的分段電容式逐次逼近ADC結(jié)構(gòu)；
圖2是本發(fā)明所述新型分段電容式逐次逼近ADC結(jié)構(gòu)；
圖3是普通的分段電容式DAC輸出端的電壓擺幅示意圖；
圖4是本發(fā)明所述新型分段電容式DAC輸出端的電壓擺幅示意圖。
【具體實(shí)施方式】
[0011]下面結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】做進(jìn)一步的詳細(xì)說明。
[0012]本發(fā)明所述逐次逼近型ADC結(jié)構(gòu)如圖2所示，主要模塊包括新型分段電容式DAC，比較器與逐次逼近邏輯。其中新型差分分段電容式DAC是本發(fā)明的結(jié)構(gòu)核心，逐次逼近邏輯中包含了本發(fā)明的算法核心，段間差分轉(zhuǎn)單段算法。
[0013]本發(fā)明所述逐次逼近型ADC是經(jīng)典的逐次逼近型ADC的改進(jìn)型，其具體實(shí)施方法的介紹需要從經(jīng)典的逐次逼近型ADC介紹開始。經(jīng)典結(jié)構(gòu)的差分逐次逼近型ADC結(jié)構(gòu)如圖2所示。
[0014]經(jīng)典結(jié)構(gòu)的差分逐次逼近型ADC，其核心模塊DAC主要是由二進(jìn)制權(quán)重電容陣列所構(gòu)成，分段電容Cs把電容陣列分成兩部分，其中低邊L位的電容大小從低位到高位依次為:C，2C，…2(L-2)C, 2 (L-1) C(I)
高邊M位的電容大小從低位到高位依次為:C，2C，-2(M-2)C, 2 (M-1) C(2)
分段電容Cs的大小為單位電容C。
[0015]圖3示意了經(jīng)典結(jié)構(gòu)差分逐次逼近型ADC的DAC輸出節(jié)點(diǎn)電壓的擺幅，輸出電壓與數(shù)字控制的對(duì)應(yīng)關(guān)系依次為:VL …(3)
VL+1...(4)
VL+2...(5)
由二進(jìn)制關(guān)系的要求，電壓擺幅滿足如下要求:
VL+1=2 VL，VL+2=2 VL+1 (6)
單位電容C的大小由電容的匹配要求所決定，對(duì)L+M為ADC來講，最高位電容2 (M-1) C需要滿足L+M位ADC的匹配要求，從而可以確定單位電容C的大小。
[0016]分段電荷再分配式ADC存在一個(gè)固有缺陷，即分段電容Cs的上極板計(jì)生電容會(huì)引入非線性，導(dǎo)致ADC的微分非線性(DNL)與積分非線性(INL)的下降。該寄生電容一般由電容自身的寄生于走線寄生組成，寄生電容對(duì)ADC線性度的影響與寄生電容對(duì)單位電容的歸一化值有關(guān)，歸一化值越大，對(duì)ADC線性度的影響也就越大。
[0017]本發(fā)明所述的新型逐次逼近ADC對(duì)經(jīng)典結(jié)構(gòu)的逐次逼近ADC進(jìn)行了改進(jìn)。
[0018]分段電容Cs把電容陣列分成兩部分，其中低邊L位的電容大小從低位到高位依次為:C，2C，…2(L-2)C, 2 (L-1) C(7)
高邊1+M位的電容大小從低位到高位依次為:C，C，2C，-2(M-2)C, 2 (M-1) C (8)
分段電容Cs的大小為單位電容C。
[0019]與經(jīng)典結(jié)構(gòu)差分逐次逼近ADC不同的是，高邊增加了一位變成1+M位，并且底邊的L位與高邊增加的I位都采用單端控制，即差分電路的一半控制碼固定。對(duì)應(yīng)的DAC輸出端電壓擺幅由圖4所示，輸出電壓與數(shù)字控制的對(duì)應(yīng)關(guān)系依次為:
VL...(9)
VL+1...(10)
VL+2...(11)
電壓擺幅同樣滿足二進(jìn)制關(guān)系 VL+1=2 VL，VL+2=2 VL+1 (12)
通過對(duì)比可以發(fā)現(xiàn)，分段電容Cs低邊的L位擺幅變小一半，這樣電容Cs上極板的寄生電容的影響也就減小了一半。
[0020]本發(fā)明所述新型逐次逼近ADC的總體效果就是在簡(jiǎn)單調(diào)整L+M位ADC結(jié)構(gòu)的基礎(chǔ)上，實(shí)現(xiàn)了 L+1+M位的分辨率，同時(shí)減小了寄生電容對(duì)ADC線性度的影響，提高了 ADC的性倉(cāng)泛。
[0021]最后應(yīng)當(dāng)說明的是:以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案而非對(duì)其限制，盡管參照上述實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，所屬領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:依然可以對(duì)本發(fā)明的【具體實(shí)施方式】進(jìn)行修改或者等同替換，而未脫離本發(fā)明精神和范圍的任何修改或者等同替換，其均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當(dāng)中。
【主權(quán)項(xiàng)】
1.一種逐次逼近型ADC的結(jié)構(gòu)與算法，其特征在于，所述ADC包括新型分段電容式DAC,比較器與逐次逼近邏輯。
2.其中新型分段電容式DAC是本發(fā)明的結(jié)構(gòu)核心，逐次逼近邏輯中包含了本發(fā)明的算法核心。
3.根據(jù)權(quán)利要求1所述的新型分段電容式DAC，其特征在于，所述DAC是差分結(jié)構(gòu)的分段電容式電荷再分配DAC，它具有N位DAC的基本結(jié)構(gòu)，但是可以實(shí)現(xiàn)N+1為DAC的分辨率。
4.根據(jù)權(quán)利要求1所述逐次逼近邏輯，其特征在于，該逐次逼近邏輯不但可以包含所有逐次逼近型ADC的二進(jìn)制搜索算法，還包含本發(fā)明所需要的段間差分轉(zhuǎn)單端算法。
5.根據(jù)權(quán)利要求1所述的逐次逼近型ADC的結(jié)構(gòu)與算法，其特征在于，所述新型分段電容式DAC與所述段間差分轉(zhuǎn)單端算法相互配合工作，可以達(dá)到以N位ADC的基本結(jié)構(gòu)實(shí)現(xiàn)N+1位ADC分辨率的效果，同時(shí)大大減小了寄生電容對(duì)分段電容式DAC線性度的影響，ADC的性能得以提聞。
【專利摘要】本發(fā)明公開了一種逐次逼近型ADC的結(jié)構(gòu)與算法。該發(fā)明所提到的ADC是一種分段電容式的電荷再分配逐次逼近型ADC，主要模塊包括新型分段電容式DAC，比較器與逐次逼近邏輯。其中，所述新型分段電容式DAC是本發(fā)明的結(jié)構(gòu)核心，與之匹配的段間差分轉(zhuǎn)單端算法則綜合于所述逐次逼近邏輯之中。本發(fā)明所公開的逐次逼近型ADC，采用了差分結(jié)構(gòu)的分段電容式DAC，利用段間差分轉(zhuǎn)單端的技術(shù)，達(dá)到了以N位ADC的基本結(jié)構(gòu)，實(shí)現(xiàn)N+1位ADC分辨率的效果，同時(shí)大大減小了寄生電容對(duì)分段電容式DAC線性度的影響，提高了ADC的性能。
【IPC分類】H03M1-38
【公開號(hào)】CN104579348
【申請(qǐng)?zhí)枴緾N201510018681
【發(fā)明人】李振海, 范濤
【申請(qǐng)人】北京華強(qiáng)智連微電子有限責(zé)任公司
【公開日】2015年4月29日
【申請(qǐng)日】2015年1月15日