本發(fā)明涉及半導(dǎo)體集成電路設(shè)計(jì)領(lǐng)域，特別是涉及一種數(shù)據(jù)觸發(fā)器(dff)裝置。

背景技術(shù)：

數(shù)據(jù)觸發(fā)器在現(xiàn)代大規(guī)模數(shù)字集成電路設(shè)計(jì)中，特別是在同步時序集成電路設(shè)計(jì)中扮演者非常重要的角色，它是時鐘節(jié)拍器的執(zhí)行部件。目前，數(shù)據(jù)觸發(fā)器在數(shù)字集成電路中的面積占比可以達(dá)到30％～50％。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是提供一種數(shù)據(jù)觸發(fā)器裝置，能降低數(shù)據(jù)觸發(fā)器在數(shù)字集成電路中的面積占比和降低因時鐘翻轉(zhuǎn)帶來的動態(tài)功耗。

為解決上述技術(shù)問題，本發(fā)明提供的數(shù)據(jù)觸發(fā)器裝置集成于數(shù)字集成電路芯片中且數(shù)據(jù)觸發(fā)器裝置包括第一單元結(jié)構(gòu)，所述第一單元結(jié)構(gòu)包括：

兩位以上的主從寄存器單元電路和共用的一個時鐘相產(chǎn)生電路。

各位所述主從寄存器單元電路的結(jié)構(gòu)相同并分別處理一位數(shù)據(jù)的輸入和輸出。

所述時鐘相產(chǎn)生電路同時提供時鐘正相信號和時鐘反相信號給各所述主從寄存器單元電路，各位所述主從寄存器單元電路的數(shù)據(jù)輸出信號在所述時鐘正相信號的上升沿切換為數(shù)據(jù)輸入信號并鎖存。

通過在所述第一單元結(jié)構(gòu)內(nèi)共用所述時鐘相產(chǎn)生電路來降低所述數(shù)字集成電路芯片中所包括的時鐘相產(chǎn)生電路的總數(shù)量，從而節(jié)省芯片面積、降低芯片功耗以及減少各位數(shù)據(jù)之間的時鐘偏移量。

進(jìn)一步的改進(jìn)是，所述時鐘相產(chǎn)生電路包括第一cmos反相器和第二cmos反相器，所述第一cmos反相器的輸入端連接時鐘輸入信號，所述第一cmos反相器的輸出端連接所述第二cmos反相器的輸入端并輸出所述時鐘反相信號，所述第二cmos反相器的輸出端輸出所述時鐘正相信號。

進(jìn)一步的改進(jìn)是，各位所述主從寄存器單元電路包括：

第三cmos反相器，其輸入端連接所述數(shù)據(jù)輸入信號。

第一cmos傳輸門，其輸入端連接所述第三cmos反相器的輸出端；所述第一cmos傳輸門并聯(lián)的pmos管的柵極連接所述時鐘正相信號、nmos管的柵極連接所述時鐘反相信號。

第一鎖存器，包括第四cmos反相器和第一帶時鐘控制cmos反相器；所述第四cmos反相器的輸入端連接所述第一帶時鐘控制cmos反相器的輸出端且連接所述第一cmos傳輸門的輸出端，所述第四cmos反相器的輸出端連接所述第一帶時鐘控制cmos反相器的輸入端；帶時鐘控制cmos反相器包括串聯(lián)的第一pmos管、第二pmos管、第一nmos管和第二nmos管，所述第一pmos管的源極連接電源電壓，所述第一pmos管的漏極連接所述第二pmos管的源極，所述第一nmos管的源極接地，所述第一nmos管的漏極連接所述第二nmos管的源極，所述第二nmos管的漏極連接所述第二pmos管的漏極并作為帶時鐘控制cmos反相器的輸出端，所述第一pmos管的柵極連接所述第一nmos管的柵極并作為帶時鐘控制cmos反相器的輸入端，所述第二pmos管的柵極和所述第二nmos管的柵極用于連接一對互為反相的時鐘信號；所述第一帶時鐘控制cmos反相器的所述第二pmos管的柵極連接時鐘反相信號，所述第一帶時鐘控制cmos反相器的所述第二nmos管的柵極連接時鐘正相信號。

第二cmos傳輸門，其輸入端連接所述第四cmos反相器的輸出端；所述第二cmos傳輸門并聯(lián)的pmos管的柵極連接所述時鐘反相信號、nmos管的柵極連接所述時鐘正相信號。

第二鎖存器，包括第五cmos反相器和第二帶時鐘控制cmos反相器，所述第二帶時鐘控制cmos反相器和所述第一帶時鐘控制cmos反相器的結(jié)構(gòu)相同；所述第五cmos反相器的輸入端連接所述第二帶時鐘控制cmos反相器的輸出端且連接所述第二cmos傳輸門的輸出端，所述第五cmos反相器的輸出端連接所述第二帶時鐘控制cmos反相器的輸入端；所述第二帶時鐘控制cmos反相器的所述第二pmos管的柵極連接時鐘正相信號，所述第二帶時鐘控制cmos反相器的所述第二nmos管的柵極連接時鐘反相信號。

第六反相器，其輸入端連接所述第五反相器的輸出端，所述第六反相器的輸出端輸出所述數(shù)據(jù)輸出信號。

本發(fā)明數(shù)據(jù)觸發(fā)器裝置的單元結(jié)構(gòu)即第一單元結(jié)構(gòu)采用兩位以上的主從寄存器單元電路并且兩位以上的主從寄存器單元電路共用的一個時鐘相產(chǎn)生電路，相對于現(xiàn)有數(shù)據(jù)觸發(fā)器裝置的單元結(jié)構(gòu)即第二單元結(jié)構(gòu)采用一位主從寄存器單元電路結(jié)合一個時鐘相產(chǎn)生電路的結(jié)構(gòu)形式，本發(fā)明的第一單元結(jié)構(gòu)中每增加一位主從寄存器單元電路就會減少一個時鐘相產(chǎn)生電路，這樣就能減少時鐘相產(chǎn)生電路所占用的面積，從而能降低數(shù)據(jù)觸發(fā)器在數(shù)字集成電路中的面積占比，當(dāng)數(shù)字集成電路中所采用的數(shù)據(jù)觸發(fā)器的總位數(shù)較多時，本發(fā)明減少的時鐘相產(chǎn)生電路的面積也就越大，對整個數(shù)字集成電路的面積的減少也會更大。

另外，由于本發(fā)明會減少數(shù)字集成電路中的時鐘相產(chǎn)生電路的數(shù)量，故能夠減少由于時鐘相產(chǎn)生電路翻轉(zhuǎn)所產(chǎn)生的動態(tài)功耗，故能有效降低芯片功耗。

另外，本發(fā)明數(shù)據(jù)觸發(fā)器裝置的單元結(jié)構(gòu)中不同的數(shù)據(jù)位共用一個時鐘相產(chǎn)生電路，能夠有效的減少時鐘樹分布單元，使得不同數(shù)據(jù)位的同步時鐘偏移量減少，使得時序易收斂。

附圖說明

下面結(jié)合附圖和具體實(shí)施方式對本發(fā)明作進(jìn)一步詳細(xì)的說明：

圖1是現(xiàn)有數(shù)據(jù)觸發(fā)器裝置的單元結(jié)構(gòu)即第二單元結(jié)構(gòu)的框圖；

圖2是圖1中的時鐘相產(chǎn)生電路的電路圖；

圖3是圖1中的主從寄存器單元電路的電路圖；

圖4是cmos反相器的電路圖；

圖5是cmos傳輸門的電路圖；

圖6是帶時鐘控制cmos反相器的電路圖；

圖7是本發(fā)明實(shí)施例數(shù)據(jù)觸發(fā)器裝置的單元結(jié)構(gòu)即第一單元結(jié)構(gòu)的框圖；

圖8是采用現(xiàn)有兩個第二單元結(jié)構(gòu)實(shí)現(xiàn)數(shù)據(jù)位傳輸處理時的結(jié)構(gòu)示意圖；

圖9是采用本發(fā)明實(shí)施例第一單元結(jié)構(gòu)實(shí)現(xiàn)數(shù)據(jù)位傳輸處理時的結(jié)構(gòu)示意圖。

具體實(shí)施方式

如圖1所示，是現(xiàn)有數(shù)據(jù)觸發(fā)器裝置的單元結(jié)構(gòu)即第二單元結(jié)構(gòu)101的框圖；第二單元結(jié)構(gòu)101包括一位主從寄存器單元電路103和一個時鐘相產(chǎn)生電路102。

所述主從寄存器單元電路103處理一位數(shù)據(jù)的輸入和輸出。

所述時鐘相產(chǎn)生電路102同時提供時鐘正相信號clkpos和時鐘反相信號clkneg給所述主從寄存器單元電路103，所述主從寄存器單元電路103的數(shù)據(jù)輸出信號q在所述時鐘正相信號clkpos的上升沿切換為數(shù)據(jù)輸入信號d并鎖存。

如圖2所示，是圖1中的時鐘相產(chǎn)生電路的電路圖；所述時鐘相產(chǎn)生電路102包括第一cmos反相器201和第二cmos反相器202，所述第一cmos反相器201的輸入端連接時鐘輸入信號clk，所述第一cmos反相器201的輸出端連接所述第二cmos反相器202的輸入端并輸出所述時鐘反相信號clkneg，所述第二cmos反相器202的輸出端輸出所述時鐘正相信號clkpos。

如圖3所示，是圖1中的主從寄存器單元電路的電路圖；所述主從寄存器單元電路103包括：

第三cmos反相器203，其輸入端連接所述數(shù)據(jù)輸入信號d。

第一cmos傳輸門204，其輸入端連接所述第三cmos反相器203的輸出端且該輸出端的信號為信號d的反相信號db。所述第一cmos傳輸門204并聯(lián)的pmos管的柵極連接所述時鐘正相信號clkpos、nmos管的柵極連接所述時鐘反相信號clkneg。

第一鎖存器，包括第四cmos反相器205和第一帶時鐘控制cmos反相器206；所述第四cmos反相器205的輸入端連接所述第一帶時鐘控制cmos反相器206的輸出端且連接所述第一cmos傳輸門204的輸出端且該輸出端的信號為信號m0，所述第四cmos反相器205的輸出端連接所述第一帶時鐘控制cmos反相器206的輸入端且該輸入端信號為信號m1。

如圖4所示，是cmos反相器的電路圖；也即圖2中的cmos反相器201和202以及圖3中的cmos反相器203、205、208和210都采用圖4所示的cmos反相器的電路結(jié)構(gòu)，圖4中顯示cmos反相器包括串聯(lián)的pmos管mp101和nmos管mn101。

如圖5所示，是cmos傳輸門的電路圖，圖3中的cmos傳輸門204和207都采用圖5所示的cmos傳輸門的電路結(jié)構(gòu)，圖5中顯示cmos傳輸門包括并聯(lián)的pmos管mp102和nmos管mn102。

如圖6所示，是帶時鐘控制cmos反相器的電路圖；圖3中的帶時鐘控制cmos反相器206和209都采用圖6所示的cmos傳輸門的電路結(jié)構(gòu)，帶時鐘控制cmos反相器包括串聯(lián)的第一pmos管mp1、第二pmos管mp2、第二nmos管mn2mn1和第二nmos管，所述第一pmos管mp1的源極連接電源電壓，所述第一pmos管mp1的漏極連接所述第二pmos管mp2的源極，所述第二nmos管mn2mn1的源極接地，所述第二nmos管mn2mn1的漏極連接所述第二nmos管的源極，所述第二nmos管的漏極連接所述第二pmos管mp2的漏極并作為帶時鐘控制cmos反相器的輸出端，所述第一pmos管mp1的柵極連接所述第二nmos管mn2mn1的柵極并作為帶時鐘控制cmos反相器的輸入端，所述第二pmos管mp2的柵極和所述第二nmos管的柵極用于連接一對互為反相的時鐘信號。

回到如圖3所示，所述第一帶時鐘控制cmos反相器206的所述第二pmos管mp2的柵極連接時鐘反相信號clkneg，所述第一帶時鐘控制cmos反相器206的所述第二nmos管的柵極連接時鐘正相信號clkpos。

第二cmos傳輸門207，其輸入端連接所述第四cmos反相器205的輸出端；所述第二cmos傳輸門207并聯(lián)的pmos管的柵極連接所述時鐘反相信號clkneg、nmos管的柵極連接所述時鐘正相信號clkpos。

第二鎖存器，包括第五cmos反相器208和第二帶時鐘控制cmos反相器209，所述第二帶時鐘控制cmos反相器209和所述第一帶時鐘控制cmos反相器206的結(jié)構(gòu)相同；所述第五cmos反相器208的輸入端連接所述第二帶時鐘控制cmos反相器209的輸出端且連接所述第二cmos傳輸門207的輸出端且該輸出端信號為信號s0，所述第五cmos反相器208的輸出端連接所述第二帶時鐘控制cmos反相器209的輸入端；所述第二帶時鐘控制cmos反相器209的所述第二pmos管mp2的柵極連接時鐘正相信號clkpos，所述第二帶時鐘控制cmos反相器209的所述第二nmos管的柵極連接時鐘反相信號clkneg。

第六反相器210，其輸入端連接所述第五反相器208的輸出端且該輸出端信號為信號s1，所述第六反相器210的輸出端輸出所述數(shù)據(jù)輸出信號q。

如上所述的現(xiàn)有數(shù)據(jù)觸發(fā)器裝置的單元結(jié)構(gòu)中僅包括一位主從寄存器單元電路103，且該位主從寄存器單元電路103還需要配合一個時鐘相產(chǎn)生電路102，會占用較大的面積。

本發(fā)明實(shí)施例數(shù)據(jù)觸發(fā)器裝置集成于數(shù)字集成電路芯片中，是在現(xiàn)有技術(shù)上做進(jìn)一步的改進(jìn)形成的，主要是對數(shù)據(jù)觸發(fā)器裝置的單元結(jié)構(gòu)做了進(jìn)一步的改進(jìn)，如圖7所示，是本發(fā)明實(shí)施例數(shù)據(jù)觸發(fā)器裝置的單元結(jié)構(gòu)即第一單元結(jié)構(gòu)1的框圖；本發(fā)明實(shí)施例數(shù)據(jù)觸發(fā)器裝置的所述第一單元結(jié)構(gòu)1包括：

兩位以上的主從寄存器單元電路和共用的一個時鐘相產(chǎn)生電路102。圖7中例示了所述第一單元結(jié)構(gòu)1包括兩位主從寄存器單元電路且分別用103a和103b標(biāo)出。

各位所述主從寄存器單元電路103a和103b的結(jié)構(gòu)相同并分別處理一位數(shù)據(jù)的輸入和輸出。

所述時鐘相產(chǎn)生電路102同時提供時鐘正相信號clkpos和時鐘反相信號clkneg給各所述主從寄存器單元電路103a和103b，各位所述主從寄存器單元電路103a和103b的數(shù)據(jù)輸出信號q在所述時鐘正相信號clkpos的上升沿切換為數(shù)據(jù)輸入信號d并鎖存。

通過在所述第一單元結(jié)構(gòu)1內(nèi)共用所述時鐘相產(chǎn)生電路102來降低所述數(shù)字集成電路芯片中所包括的時鐘相產(chǎn)生電路102的總數(shù)量，從而節(jié)省芯片面積、降低芯片功耗以及減少各位數(shù)據(jù)之間的時鐘偏移量。

本發(fā)明實(shí)施例中的各位所述主從寄存器單元電路103a和103b都分別采用如圖3所示的所述主從寄存器單元電路103的結(jié)構(gòu)，所述主從寄存器單元電路103包括：

第三cmos反相器203，其輸入端連接所述數(shù)據(jù)輸入信號d。

第一cmos傳輸門204，其輸入端連接所述第三cmos反相器203的輸出端且該輸出端的信號為信號d的反相信號db。所述第一cmos傳輸門204并聯(lián)的pmos管的柵極連接所述時鐘正相信號clkpos、nmos管的柵極連接所述時鐘反相信號clkneg。

第一鎖存器，包括第四cmos反相器205和第一帶時鐘控制cmos反相器206；所述第四cmos反相器205的輸入端連接所述第一帶時鐘控制cmos反相器206的輸出端且連接所述第一cmos傳輸門204的輸出端且該輸出端的信號為信號m0，所述第四cmos反相器205的輸出端連接所述第一帶時鐘控制cmos反相器206的輸入端且該輸入端信號為信號m1。

如圖4所示，是cmos反相器的電路圖；也即圖2中的cmos反相器201和202以及圖3中的cmos反相器203、205、208和210都采用圖4所示的cmos反相器的電路結(jié)構(gòu)，圖4中顯示cmos反相器包括串聯(lián)的pmos管mp101和nmos管mn101。

如圖5所示，是cmos傳輸門的電路圖，圖3中的cmos傳輸門204和207都采用圖5所示的cmos傳輸門的電路結(jié)構(gòu)，圖5中顯示cmos傳輸門包括并聯(lián)的pmos管mp102和nmos管mn102。

如圖6所示，是帶時鐘控制cmos反相器的電路圖；圖3中的帶時鐘控制cmos反相器206和209都采用圖6所示的cmos傳輸門的電路結(jié)構(gòu)，帶時鐘控制cmos反相器包括串聯(lián)的第一pmos管mp1、第二pmos管mp2、第二nmos管mn2mn1和第二nmos管，所述第一pmos管mp1的源極連接電源電壓，所述第一pmos管mp1的漏極連接所述第二pmos管mp2的源極，所述第二nmos管mn2mn1的源極接地，所述第二nmos管mn2mn1的漏極連接所述第二nmos管的源極，所述第二nmos管的漏極連接所述第二pmos管mp2的漏極并作為帶時鐘控制cmos反相器的輸出端，所述第一pmos管mp1的柵極連接所述第二nmos管mn2mn1的柵極并作為帶時鐘控制cmos反相器的輸入端，所述第二pmos管mp2的柵極和所述第二nmos管的柵極用于連接一對互為反相的時鐘信號。

回到如圖3所示，所述第一帶時鐘控制cmos反相器206的所述第二pmos管mp2的柵極連接時鐘反相信號clkneg，所述第一帶時鐘控制cmos反相器206的所述第二nmos管的柵極連接時鐘正相信號clkpos。

第二cmos傳輸門207，其輸入端連接所述第四cmos反相器205的輸出端；所述第二cmos傳輸門207并聯(lián)的pmos管的柵極連接所述時鐘反相信號clkneg、nmos管的柵極連接所述時鐘正相信號clkpos。

第二鎖存器，包括第五cmos反相器208和第二帶時鐘控制cmos反相器209，所述第二帶時鐘控制cmos反相器209和所述第一帶時鐘控制cmos反相器206的結(jié)構(gòu)相同；所述第五cmos反相器208的輸入端連接所述第二帶時鐘控制cmos反相器209的輸出端且連接所述第二cmos傳輸門207的輸出端且該輸出端信號為信號s0，所述第五cmos反相器208的輸出端連接所述第二帶時鐘控制cmos反相器209的輸入端；所述第二帶時鐘控制cmos反相器209的所述第二pmos管mp2的柵極連接時鐘正相信號clkpos，所述第二帶時鐘控制cmos反相器209的所述第二nmos管的柵極連接時鐘反相信號clkneg。

第六反相器210，其輸入端連接所述第五反相器208的輸出端且該輸出端信號為信號s1，所述第六反相器210的輸出端輸出所述數(shù)據(jù)輸出信號q。

比較圖7和圖1所示可知，本發(fā)明實(shí)施例的第二單元結(jié)構(gòu)1中采用了多位主從寄存器單元電路的結(jié)構(gòu)且各位主從寄存器單元電路共用一個時鐘相產(chǎn)生電路102，當(dāng)整個數(shù)字集成電路所需要的處理數(shù)據(jù)的位數(shù)相同時，顯然本發(fā)明實(shí)施例會減少時鐘相產(chǎn)生電路102的使用數(shù)量，從而能減少時鐘相產(chǎn)生電路所占用的面積，也從而能降低數(shù)據(jù)觸發(fā)器在數(shù)字集成電路中的面積占比，并進(jìn)而減少整個數(shù)字集成電路的面積，提高數(shù)字集成電路的集成度。

另外，由于本發(fā)明實(shí)施例會減少數(shù)字集成電路中的時鐘相產(chǎn)生電路的數(shù)量，故能夠減少由于時鐘相產(chǎn)生電路翻轉(zhuǎn)所產(chǎn)生的功耗，故能降低芯片功耗。如圖2和圖4所示，每節(jié)約一個時鐘相產(chǎn)生電路102，則會節(jié)省4個晶體管的面積，同時還會節(jié)省相應(yīng)的靜態(tài)功耗和時鐘翻轉(zhuǎn)的動態(tài)功耗。

另外，本發(fā)明實(shí)施例數(shù)據(jù)觸發(fā)器裝置的單元結(jié)構(gòu)中不同的數(shù)據(jù)位共用一個時鐘相產(chǎn)生電路，使得時鐘樹的分布點(diǎn)減少，有利于減少時鐘相之間的偏移量，使得時序易收斂。如圖8所示，是采用兩個現(xiàn)有第二單元結(jié)構(gòu)實(shí)現(xiàn)數(shù)據(jù)位傳輸處理時的結(jié)構(gòu)示意圖；如圖9所示，是采用本發(fā)明實(shí)施例第一單元結(jié)構(gòu)實(shí)現(xiàn)數(shù)據(jù)位傳輸處理時的結(jié)構(gòu)示意圖。圖8中，各第二單元結(jié)構(gòu)101a和101b的輸出信號和輸入信號之間通過邏輯傳播網(wǎng)絡(luò)(logicpropagation)301傳播信號，這里的第二單元結(jié)構(gòu)101a和101b都是采用圖1所示的第二單元結(jié)構(gòu)101；為了驅(qū)動時鐘信號，并在各時鐘信號之間做平衡，減少偏移量，一般還會在各第二單元結(jié)構(gòu)101a和101b的時鐘信號之間插入時鐘緩沖器302，這樣的結(jié)果還會繼續(xù)增加時鐘路徑上的面積和功耗。圖9中，同一第一單元結(jié)構(gòu)1的輸出信號和輸入信號之間通過邏輯傳播網(wǎng)絡(luò)302傳播信號，但是同一第一單元結(jié)構(gòu)1的兩位數(shù)據(jù)之間的時鐘信號是相同的，不存在圖8中插入緩沖器302，進(jìn)一步減少了時鐘路徑上的面積和功耗。同時，由于共用一個時鐘相產(chǎn)生電路，消除了本地?cái)?shù)據(jù)位看到的時鐘偏移量，整體上使得數(shù)據(jù)傳輸路徑的時序易收斂。

以上通過具體實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。