本發(fā)明涉及汞離子微波頻標(biāo)信號(hào)檢測(cè)領(lǐng)域，尤其涉及一種用于汞離子微波頻標(biāo)的高速脈沖信號(hào)計(jì)數(shù)裝置及其方法，具體是指對(duì)汞離子微波頻標(biāo)中的高速脈沖信號(hào)計(jì)數(shù)。

背景技術(shù)：

汞離子微波頻標(biāo)是現(xiàn)有微波頻標(biāo)中穩(wěn)定度高、漂移小的微波頻標(biāo)之一。其鐘躍遷頻率高達(dá)40.5ghz，線寬可以壓縮到幾十個(gè)毫赫茲，因此其q值非常高。在汞離子微波頻標(biāo)中，需要將¹⁹⁹hg⁺離子囚禁在離子阱中，囚禁在離子阱中的離子不會(huì)與壁體發(fā)生碰撞，其碰撞頻移較小；另一方面，汞離子對(duì)磁場(chǎng)的敏感度和溫度敏感度較低，因此汞離子微波頻標(biāo)具有較強(qiáng)的環(huán)境適應(yīng)性。但是在典型情況下，離子阱中囚禁的離子數(shù)為10⁶-10⁷量級(jí)，無(wú)法直接探測(cè)吸收信號(hào)，必須通過(guò)光—微波雙共振的方法，通過(guò)熒光檢測(cè)的方法來(lái)探詢鐘躍遷信號(hào)。

熒光信號(hào)屬于比較微弱的光信號(hào)，一般通過(guò)光電倍增管將微弱的光信號(hào)轉(zhuǎn)換成電信號(hào)，然后進(jìn)行放大、甄別等，甄別后的信號(hào)為高速的脈沖信號(hào)，需要高速脈沖計(jì)數(shù)電路對(duì)這些脈沖信號(hào)進(jìn)行計(jì)數(shù)，實(shí)現(xiàn)汞離子微波頻標(biāo)的信號(hào)檢測(cè)功能。中國(guó)專利cn101860358a將比較器輸出的信號(hào)直接通過(guò)fpga（field－programmablegatearray，現(xiàn)場(chǎng)可編程門陣列）計(jì)數(shù)，該電路在捕獲較窄的脈沖時(shí)，需要非常高的fpga的工作時(shí)鐘，不利于fpga的時(shí)序設(shè)計(jì)。本發(fā)明對(duì)fpga的時(shí)序設(shè)計(jì)要求較低，使得fpga更容易正常的工作；另一方面，本發(fā)明能夠捕獲更窄的脈沖信號(hào)，可以提高計(jì)數(shù)器的脈沖分辨率。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的就在于克服現(xiàn)有技術(shù)存在的缺點(diǎn)和不足，提供一種用于汞離子微波頻標(biāo)的高速脈沖信號(hào)計(jì)數(shù)裝置及其方法。

本發(fā)明的目的是這樣實(shí)現(xiàn)的：

一、用于汞離子微波頻標(biāo)的高速脈沖信號(hào)計(jì)數(shù)裝置（簡(jiǎn)稱裝置）

包括lvds接收電路、上升沿檢測(cè)電路、計(jì)數(shù)電路和控制電路；

lvds接收電路、上升沿檢測(cè)電路、計(jì)數(shù)電路和控制電路依次連接；

lvds接收電路分別與上升沿檢測(cè)電路、計(jì)數(shù)電路和控制電路連接。

二、用于汞離子微波頻標(biāo)的高速脈沖信號(hào)計(jì)數(shù)方法（簡(jiǎn)稱方法）

本方法包括下列步驟：

①由串口通信電路接收外部時(shí)間參數(shù)和計(jì)數(shù)模式，時(shí)間參數(shù)是計(jì)數(shù)器的工作時(shí)間，計(jì)數(shù)模式有兩種：?jiǎn)未斡?jì)數(shù)模式和連續(xù)計(jì)數(shù)模式；

②判斷串口通信電路是否接收到外部的觸發(fā)信號(hào)，是則進(jìn)入步驟③，否則等待；

③計(jì)數(shù)時(shí)序產(chǎn)生電路根據(jù)時(shí)間參數(shù)生成計(jì)數(shù)電路正常工作需要的觸發(fā)信號(hào)，包括start信號(hào)、stop信號(hào)和en信號(hào)；

④時(shí)序產(chǎn)生電路產(chǎn)生的start信號(hào)為高電平時(shí)，計(jì)數(shù)電路的32位累加器清零，當(dāng)計(jì)數(shù)時(shí)序產(chǎn)生電路產(chǎn)生的en信號(hào)為高電平時(shí)，32位累加器在時(shí)鐘clk的上升沿時(shí)累加一個(gè)值k，其中，當(dāng)計(jì)數(shù)時(shí)序產(chǎn)生電路產(chǎn)生的stop信號(hào)為高電平時(shí)，32位累加器的值保持不變，并且將該值傳輸給控制電路；

⑤控制電路的數(shù)據(jù)寄存器保存計(jì)數(shù)電路輸入的計(jì)數(shù)結(jié)果，并且控制電路的串口通信電路將計(jì)數(shù)結(jié)果發(fā)送到外部；

⑥當(dāng)步驟①中接收到的計(jì)數(shù)模式是單次計(jì)數(shù)模式時(shí)，裝置完成計(jì)數(shù)，返回到步驟①；

當(dāng)步驟①中接收到的計(jì)數(shù)模式是連續(xù)計(jì)數(shù)模式時(shí)，判斷查詢串口通訊電路是否收到停止信號(hào)，是則跳轉(zhuǎn)到步驟①，否則跳轉(zhuǎn)到步驟③。

本發(fā)明具有下列優(yōu)點(diǎn)和積極效果：

①主要電路在fpga中實(shí)現(xiàn)，功能實(shí)現(xiàn)方式靈活；

②采用了lvds接收電路，可以降低裝置的工作時(shí)鐘，減小fpga時(shí)序設(shè)計(jì)的要求，降低設(shè)計(jì)難度，能夠提高脈沖分辨率；

③具有集成度高和體積小的優(yōu)點(diǎn)；

④用于汞離子微波頻標(biāo)信號(hào)檢測(cè)領(lǐng)域，很容易推廣到基于單光子計(jì)數(shù)的微弱信號(hào)檢測(cè)領(lǐng)域。

附圖說(shuō)明

圖1為本裝置的結(jié)構(gòu)方框圖；

圖2為上升沿檢測(cè)電路原理圖；

圖3為計(jì)數(shù)電路原理圖；

圖4為控制電路原理圖；

圖5為控制電路輸出控制信號(hào)的時(shí)序圖。

圖中：

10—lvds接收電路；

20—上升沿檢測(cè)電路，

q—觸發(fā)器，

m—非門，m1、m2、……mn-1、mn—第1、2、……n-1、n非門，

p—二輸入與門，p1、p2、……pn-1、pn—第1、2、……n-1、n非門，

n為自然數(shù)，1≤n≤20；

30—計(jì)數(shù)電路，

31—加法器，32—32位累加器；

40—控制電路，

41—計(jì)數(shù)時(shí)序產(chǎn)生電路，42—數(shù)據(jù)寄存器，43—串口通信電路。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例詳細(xì)說(shuō)明：

一、裝置

1、總體

本發(fā)明包括lvds接收電路10、上升沿檢測(cè)電路20、計(jì)數(shù)電路30和控制電路40；

lvds接收電路10、上升沿檢測(cè)電路20、計(jì)數(shù)電路30和控制電路40依次連接；

lvds接收電路10分別與上升沿檢測(cè)電路20、計(jì)數(shù)電路30和控制電路40連接。

工作原理：

本發(fā)明主要實(shí)現(xiàn)的功能是對(duì)外部輸入的高速脈沖信號(hào)進(jìn)行計(jì)數(shù)。一個(gè)脈沖信號(hào)只有一個(gè)上升沿，因此通過(guò)對(duì)上升沿的個(gè)數(shù)進(jìn)行計(jì)數(shù)也就實(shí)現(xiàn)了對(duì)高速脈沖的計(jì)數(shù)；一般來(lái)說(shuō)高速脈沖信號(hào)的脈沖寬度只有幾個(gè)納秒，脈沖與脈沖之間的間隔也只有幾個(gè)納秒，脈沖寬度小，脈沖間隔短，計(jì)數(shù)裝置必須具有窄脈沖捕獲能力才能實(shí)現(xiàn)對(duì)這些窄脈沖進(jìn)行計(jì)數(shù)；本發(fā)明首先通過(guò)解串因子為n的lvds接收電路將外部輸入的高速串行脈沖信號(hào)轉(zhuǎn)換成n位的并行信號(hào)d[n-1..0]，這樣可以降低處理n位并行數(shù)據(jù)的時(shí)鐘，并行信號(hào)d[n-1..0]在上升沿檢測(cè)電路u2的觸發(fā)器、非門和二輸入與門的作用下，將并行信號(hào)d[n-1..0]中的上升沿跳變檢測(cè)出來(lái)，檢測(cè)結(jié)果在s[n-1..0]中，如果s[i](i=0,1,…,n-1)為高電平，則意味著有一個(gè)上升沿被檢測(cè)到了，也即是有一個(gè)脈沖信號(hào)被檢測(cè)到了。當(dāng)控制模塊輸出的使能信號(hào)即en信號(hào)為高電平時(shí)，計(jì)數(shù)電路的累加器模塊在時(shí)鐘clk的作用下,需要根據(jù)s[n-1..0]的值累加一個(gè)數(shù)值k，其中k=。當(dāng)控制模塊輸出的開(kāi)始信號(hào)即start信號(hào)為高電平時(shí)，累加器清零，當(dāng)控制模塊輸出的停止信號(hào)即stop信號(hào)時(shí)為高電平時(shí)，停止計(jì)數(shù)，并且將累加器的計(jì)數(shù)結(jié)果輸出給控制模塊。控制電路根據(jù)所需的時(shí)間參數(shù)產(chǎn)生start信號(hào)，stop信號(hào)和en信號(hào)，實(shí)現(xiàn)對(duì)計(jì)數(shù)電路進(jìn)行控制，使計(jì)數(shù)電路清除計(jì)數(shù)，開(kāi)始計(jì)數(shù)和停止計(jì)數(shù)并且保存計(jì)數(shù)結(jié)果。

2、功能電路

1）lvds接收電路10

lvds接收電路10是一種fpga內(nèi)嵌的高速專用接收器，其中fpga可以選用altera公司的ep4ce10c22，lvds接收電路10的解串因子n可以設(shè)置，1≤n≤20。

2）上升沿檢測(cè)電路20

如圖2，上升沿檢測(cè)電路20包括依次連接的觸發(fā)器q、非門m和二輸入與門p。

（1）觸發(fā)器q

觸發(fā)器q是一種fpga內(nèi)部的通用的觸發(fā)器。

（2）非門m

非門m包括第1、2、……n-1、n非門m1、m2、……mn-1、mn，

n為自然數(shù)，1≤n≤20。

（3）二輸入與門p

二輸入與門包括第1、2、……n-1、n非門p1、p2、……pn-1、pn，

n為自然數(shù)，1≤n≤20；

具體地，觸發(fā)器q連接到第n非門mn。

3）計(jì)數(shù)電路30

如圖3，計(jì)數(shù)電路30由加法器31和32位累加器32前后連接。

加法器31是一種fpga內(nèi)部的加法器；

32位累加器32是一種fpga內(nèi)部的累加器。

4）控制電路40

如圖4，控制電路40由計(jì)數(shù)時(shí)序產(chǎn)生電路41、數(shù)據(jù)寄存器42和串口通信電路43組成；

計(jì)數(shù)時(shí)序產(chǎn)生電路41和數(shù)據(jù)寄存器42分別與串口通信電路43連接。

計(jì)數(shù)時(shí)序產(chǎn)生電路41是一種fpga內(nèi)部的計(jì)數(shù)器電路；

數(shù)據(jù)寄存器電路41是一種fpga內(nèi)部的寄存器；

串口通信電路43是一種fpga內(nèi)嵌的串口ip核。

二、實(shí)施例

1）裝置具體實(shí)施例

fpga芯片選用altera公司的ep4ce10c22；

fpga的主要工作時(shí)鐘clk為80mhz，由外部晶體振蕩器提供；

lvds接收電路10由fpga生成，具體實(shí)施時(shí)，lvds的解串因子設(shè)為n=8。

理論上，本發(fā)明提出的計(jì)數(shù)裝置能夠捕獲的最窄脈沖寬度和最窄脈沖對(duì)的間隔均為1.5625ns，具有非常高的性能指標(biāo)；lvds的輸出數(shù)據(jù)為8位，即d[7..0],高速的脈沖信號(hào)轉(zhuǎn)換成低速的并行數(shù)據(jù)d[7..0]，該并行數(shù)據(jù)由d[0]，d[1]，d[2]，d[3]，d[4]，d[5]，d[6]，d[7]這個(gè)8個(gè)數(shù)據(jù)組成；上升沿檢測(cè)電路20由一個(gè)觸發(fā)器q，8個(gè)非門m1，m2，m3,m4，m5，m5，m7,m8和8個(gè)二輸入與門p1，p2，p3,p4，p5，p6，p7,p8組成；lvds接收器輸出的數(shù)據(jù)d[1]，d[2]，d[3]，d[4]，d[5]，d[6]，d[7]這7個(gè)信號(hào)分別和7個(gè)非門m1，m2，m3,m4，m5，m5，m7相連，7個(gè)非門m1，m2，m3,m4，m5，m5，m7的輸出分別與7個(gè)二輸入的與門p1，p2，p3,p4，p5，p6，p7,的一個(gè)端口相連，d[0]，d[1]，d[2]，d[3]，d[4]，d[5]，d[6]這7個(gè)信號(hào)分別與7個(gè)二輸入的與門p1，p2，p3,p4，p5，p6，p7的另一個(gè)端口相連，d[0]與觸發(fā)器q的輸入端相連，觸發(fā)器的輸出和非門m8相連，非門m8的輸出和二輸入與門p8的一個(gè)端口相連，二輸入與門p8的另一個(gè)端口與d[7]相連。8個(gè)與門p1，p2，p3,p4，p5，p6，p7,p8的輸出s[0],s[1],s[2],s[3],s[4],s[5],s[6],s[7],組成了上升沿的檢測(cè)輸出的8位數(shù)據(jù)s[7..0]。如果s[i](i=0,1,…,7)為高電平，則意味著有一個(gè)上升沿被檢測(cè)到了，也即是有一個(gè)脈沖信號(hào)被檢測(cè)到了；計(jì)數(shù)電路30在控制電路40的控制信號(hào)作用下對(duì)上升沿進(jìn)行計(jì)數(shù)，同時(shí)將計(jì)數(shù)結(jié)果通過(guò)串口通信電路43發(fā)送到外部。

2、方法具體實(shí)施例

當(dāng)n=8時(shí)，則有：

①由串口通信電路43接收外部時(shí)間參數(shù)和計(jì)數(shù)模式，時(shí)間參數(shù)是計(jì)數(shù)器的工作時(shí)間，計(jì)數(shù)模式有兩種：?jiǎn)未斡?jì)數(shù)模式和連續(xù)計(jì)數(shù)模式；

②判斷串口通信電路43是否接收到外部的觸發(fā)信號(hào)，是則進(jìn)入步驟③，否則等待；

③計(jì)數(shù)時(shí)序產(chǎn)生電路41根據(jù)時(shí)間參數(shù)生成計(jì)數(shù)電路30正常工作需要的觸發(fā)信號(hào)，包括start信號(hào)、stop信號(hào)和en信號(hào)，如圖5所示；

④時(shí)序產(chǎn)生電路41產(chǎn)生的start信號(hào)為高電平時(shí)，計(jì)數(shù)電路30的32位累加器32清零，當(dāng)計(jì)數(shù)時(shí)序產(chǎn)生電路41產(chǎn)生的en信號(hào)為高電平時(shí)，32位累加器32在時(shí)鐘clk的上升沿時(shí)累加一個(gè)值k，其中，當(dāng)計(jì)數(shù)時(shí)序產(chǎn)生電路41產(chǎn)生的stop信號(hào)為高電平時(shí)，32位累加器32的值保持不變，并且將該值傳輸給控制電路40；

⑤控制電路40的數(shù)據(jù)寄存器42保存計(jì)數(shù)電路30輸入的計(jì)數(shù)結(jié)果，并且控制電路40的串口通信電路43將計(jì)數(shù)結(jié)果發(fā)送到外部；

⑥當(dāng)步驟①中接收到的計(jì)數(shù)模式是單次計(jì)數(shù)模式時(shí)，裝置完成計(jì)數(shù)，返回到步驟①；

當(dāng)步驟①中接收到的計(jì)數(shù)模式是連續(xù)計(jì)數(shù)模式時(shí)，判斷查詢串口通訊電路43是否收到停止信號(hào)，是則跳轉(zhuǎn)到步驟①，否則跳轉(zhuǎn)到步驟③。