本發(fā)明的實施例一般地涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體地涉及內(nèi)部時鐘門控單元及其操作方法。

背景技術(shù)：

在包括各種同步電路的數(shù)字系統(tǒng)中，時鐘用于使所有部分一起同步。隨著半導(dǎo)體技術(shù)進步，時鐘信號的頻率增加并且時鐘網(wǎng)絡(luò)的功耗相應(yīng)增加。在這種情況下，內(nèi)部時鐘門控(icg)是降低總時鐘網(wǎng)絡(luò)功率損耗的技術(shù)。在一些方法中，內(nèi)部時鐘門控技術(shù)用于在一些時鐘周期期間不使用數(shù)字系統(tǒng)的一些電路時，未使能(unable，又稱停止或止能)用于這些電路的時鐘信號。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的一方面，提供了一種內(nèi)部時鐘門控單元的電路，包括：鎖存器，配置為響應(yīng)于鎖存器使能信號和輸入時鐘信號而生成選通控制信號，其中，所述鎖存器包括每一個都配置為執(zhí)行多級復(fù)合邏輯功能的一對邏輯門；以及邏輯電路，配置為接收所述選通控制信號和所述輸入時鐘信號，并且響應(yīng)于所述選通控制信號和所述輸入時鐘信號生成輸出時鐘信號。

根據(jù)本發(fā)明的另一方面，提供了一種內(nèi)部時鐘門控單元的電路，包括：鎖存器控制電路，配置為響應(yīng)于測試使能信號和使能信號而生成鎖存器使能信號；鎖存器，配置為響應(yīng)于所述鎖存器使能信號和輸入時鐘信號而生成選通控制信號，其中，所述鎖存器包括每一個都配置為執(zhí)行多級復(fù)合邏輯功能的一對邏輯門；以及邏輯電路，配置為響應(yīng)于所述選通控制信號而選擇性地將所述輸入時鐘信號傳遞為輸出時鐘信號。

根據(jù)本發(fā)明的又一方面，提供了一種用于操作內(nèi)部時鐘門控單元的方法，包括：響應(yīng)于輸入時鐘信號和鎖存器使能信號，通過鎖存器生成選通控制信號，其中，所述鎖存器包括一對邏輯門，每一個邏輯門都配置為執(zhí)行多級復(fù)合邏輯功能；以及響應(yīng)于所述選通控制信號，通過邏輯電路將所述輸入時鐘信號選擇性地傳遞為輸出時鐘信號。

附圖說明

當結(jié)合附圖進行閱讀時，根據(jù)下面詳細的描述可以最佳地理解本發(fā)明的各個實施例。應(yīng)該注意，根據(jù)工業(yè)中的標準實踐，各種部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。

圖1是根據(jù)本發(fā)明的一些實施例的內(nèi)部時鐘門控單元的示意圖。

圖2是根據(jù)本發(fā)明的一些實施例的圖1中的鎖存器的電路圖。

圖3是根據(jù)本發(fā)明的一些實施例的圖2中示出的鎖存器的詳細的電路圖。

圖4是根據(jù)本發(fā)明的各個實施例的圖2中示出的鎖存器的詳細的電路圖。

圖5是根據(jù)本發(fā)明的一些實施例的圖1中的內(nèi)部時鐘門控單元的各個信號的時序圖。

圖6和圖7都是示出了根據(jù)本發(fā)明的一些實施例的圖1中的內(nèi)部時鐘門控單元和圖4中的鎖存器的操作的方法的流程圖。

圖8是根據(jù)本發(fā)明的各個實施例的圖1中的鎖存器的電路圖。

圖9是根據(jù)本發(fā)明的一些實施例的圖8中的鎖存器的詳細的電路圖。

具體實施方式

以下公開內(nèi)容提供了許多不同實施例或?qū)嵗?，用于實現(xiàn)所提供主題的不同特征。以下將描述組件和布置的具體實例以簡化本發(fā)明。當然，這些僅是實例并且不意欲限制本發(fā)明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實施例。而且，本發(fā)明在各個實例中可以重復(fù)參考數(shù)字和/或字母。這種重復(fù)僅是為了簡明和清楚，其自身并不表示所論述的各個實施例和/或配置之間的關(guān)系。

本說明書中使用的術(shù)語通常具有其在本領(lǐng)域中以及在使用每一個術(shù)語的具體上下文環(huán)境中的普通含義。本說明書中使用的實例，包括本文所討論的任何術(shù)語的實例，僅是示例性的，并且絕不是限制本發(fā)明的或任何示例性術(shù)語的范圍和意義。同樣，本發(fā)明不限于本說明書中給出的各個實施例。

盡管本文可以使用術(shù)語“第一”、“第二”等以描述各個元件，但是這些元件不應(yīng)被這些術(shù)語限制。這些術(shù)語用于將一個元件與另一個元件區(qū)別開。例如，在不背離本發(fā)明的范圍的情況下，可以將第一元件叫做第二元件，并且類似地，可以將第二元件叫做第一元件。如本文所使用的，術(shù)語“和/或”包括一個或多個所列的相關(guān)聯(lián)項目的任何以及所有的組合。

隨著用于同步集成電路(ic)器件中的時鐘頻率增加，持續(xù)關(guān)注用于ic器件的動態(tài)功耗。對于一些ic器件，總動態(tài)功耗的大部分歸因于時鐘分布網(wǎng)絡(luò)。為了降低時鐘分布網(wǎng)絡(luò)的動態(tài)功耗，采用選擇性地選通(gate)ic器件中的時鐘信號的內(nèi)部時鐘門控(icg)電路。

為了說明，當用于一些電路的時鐘信號不使用時，內(nèi)部時鐘門控電路通過未使能時鐘樹(clocktree)的一部分來選擇性地消減ic器件的時鐘樹。相應(yīng)地，例如，包括與時鐘樹的未使能的部分相關(guān)聯(lián)的鎖存器和/或觸發(fā)器的電路元件不在邏輯高狀態(tài)與邏輯地狀態(tài)之間進行切換。以不同的方式闡述，例如，防止包括鎖存器和/或觸發(fā)器的電路元件在不同的邏輯狀態(tài)之間轉(zhuǎn)換(toggling)。結(jié)果，降低了由ic器件的在不同邏輯狀態(tài)之間轉(zhuǎn)換的電路元件所導(dǎo)致的動態(tài)功耗。

圖1是根據(jù)本發(fā)明的一些實施例的內(nèi)部時鐘門控單元100的示意圖。如圖1示例性示出，內(nèi)部時鐘門控單元100包括鎖存器控制電路110、鎖存器120和邏輯電路130。

鎖存器控制電路110配置為接收測試使能信號te和使能信號es，并且響應(yīng)于測試使能信號te和使能信號es生成鎖存器使能信號eb。在一些實施例中，鎖存器控制電路110包括nor(或非)門112。nor門112具有接收測試使能信號te和使能信號es的輸入端以及耦合至鎖存器120的輸入端的輸出端。nor門112執(zhí)行用于測試使能信號te和使能信號es的nor操作并且輸出鎖存器使能信號eb。

鎖存器120配置為接收鎖存器使能信號eb和輸入時鐘信號cp，并且響應(yīng)于鎖存器使能信號eb和輸入時鐘信號cp生成選通控制信號q。在一些實施例中，通過置位-復(fù)位(sr)鎖存器來實施鎖存器120。實施鎖存器120的各種類型的鎖存器都在本發(fā)明的預(yù)期范圍內(nèi)。

邏輯電路130配置為接收輸入時鐘信號cp和選通控制信號q，并且響應(yīng)于選通控制信號q和輸入時鐘信號cp生成輸出時鐘信號cpq。為了說明操作，邏輯電路130響應(yīng)于選通控制信號q而選擇性地將輸入時鐘信號cp傳遞為輸出時鐘信號cpq。

在一些實施例中，邏輯電路130包括nand(與非)門132和反相器134。為了說明，nand門132具有接收輸入時鐘信號cp的輸入端、和耦合至鎖存器120的輸出端并且接收選通控制信號q的另一輸入端。反相器134具有耦合至nand門132的輸出端的輸入端、和用于輸出該輸出時鐘信號cpq的輸出端。在操作中，nand門132執(zhí)行用于輸入時鐘信號cp和選通控制信號q的nand操作。然后，反相器134執(zhí)行用于來自nand門132的輸出端的信號的邏輯反相操作，并且相應(yīng)地輸出該輸出時鐘信號cpq。

為了說明提供了鎖存器控制電路110和邏輯電路130的配置。用于實施鎖存器控制電路110和邏輯電路130的各種邏輯門都在本發(fā)明的預(yù)期范圍內(nèi)。

圖2是根據(jù)本發(fā)明的一些實施例的圖1中的鎖存器120的電路圖。為了圖2中的說明，鎖存器120為sr鎖存器并且包括一對邏輯門，在一些實施例中，該一對邏輯門為復(fù)合邏輯門，每一個都配置為執(zhí)行多級復(fù)合邏輯功能(multi-levelcompoundlogicfunction)。在一些實施例中，如圖2所示，復(fù)合邏輯門為或-與-反相器(or-and-invert，簡稱oai)邏輯門210和220。通常，oai邏輯門執(zhí)行由一個或多個or門及之后的nand門的組合所構(gòu)成的兩級復(fù)合(或合成)邏輯功能。

為了圖2中的說明，oai邏輯門210和220彼此交叉耦合。oai邏輯門210包括三個輸入端。oai邏輯門210的or門的一個輸入端耦合至圖1中的鎖存器控制電路110的輸出端，以接收鎖存器使能信號eb。oai邏輯門210的or門的另一輸入端配置為接收輸入時鐘信號cp。oai邏輯門210的nand門的輸入端耦合至oai邏輯門220的輸出端，以接收來自oai邏輯門220的輸出信號qn。

此外，oai邏輯門220包括三個輸入端。oai邏輯門220的or門的一個輸入端耦合至反相器230的輸出端，以從反相器230接收鎖存器使能信號eb的邏輯互補信號，該互補信號為信號ebn。oai邏輯門220的or門的另一輸入端配置為接收輸入時鐘信號cp。oai邏輯門220的nand門的輸入端耦合至oai邏輯門210的輸出端，以接收來自oai邏輯門210的輸出信號。此外，oai邏輯門210的輸出端耦合至圖1中的邏輯電路130，以將選通控制信號q輸出至圖1中的邏輯電路130。

為了操作的說明，當輸入時鐘信號cp和鎖存器使能信號eb兩者都處于邏輯低電平時，oai邏輯門210的or門的輸出端處于邏輯低電平并且輸入至oai邏輯門210的nand門。此外，oai邏輯門220的or門的輸出端處于邏輯高電平并且輸入至oai邏輯門220的nand門。隨著一個輸入端開始處于邏輯低電平，oai邏輯門210的nand門輸出處于邏輯高電平的選通控制信號q。

當輸入時鐘信號cp轉(zhuǎn)變至邏輯高電平并且鎖存器使能信號eb保持邏輯低電平時，oai邏輯門210的or門的輸出端處于邏輯高電平并且輸入至oai邏輯門210的nand門。此外，oai邏輯門220的or門的輸出端保持邏輯低電平。在這種條件下，oai邏輯門210的nand門的輸入和oai邏輯門220的nand門的輸入沒有變化。相應(yīng)地，選通控制信號q保持邏輯高電平。

之后，當輸入時鐘信號cp從邏輯高電平轉(zhuǎn)變?yōu)檫壿嫷碗娖讲⑶益i存器使能信號eb從邏輯低電平轉(zhuǎn)變?yōu)檫壿嫺唠娖綍r，oai邏輯門210的or門的輸出端處于邏輯高電平并且輸入至oai邏輯門210的nand門。此外，oai邏輯門220的or門的輸出端處于邏輯低電平并且輸入至oai邏輯門220的nand門。隨著一個輸入端開始處于邏輯低電平，oai邏輯門220的nand門、oai邏輯門220的nand門輸出處于邏輯高電平的信號qn。隨著從oai邏輯門210的or門接收處于邏輯高電平的輸出并且信號qn處于邏輯高電平，oai邏輯門210的nand門輸出處于邏輯低電平的選通控制信號q。

然后，當輸入時鐘信號cp從邏輯低電平轉(zhuǎn)變?yōu)檫壿嫺唠娖讲⑶益i存器使能信號eb保持邏輯高電平時，oai邏輯門210的or門的輸出端保持邏輯高電平。此外，oai邏輯門220的or門的輸出端處于邏輯高電平。在這種條件下，oai邏輯門210的nand門的輸出和oai邏輯門220的nand門的輸出沒有變化。相應(yīng)地，選通控制信號q保持邏輯低電平。

以上所示包括這種順序的示例性操作，但是沒有必要以所示出的順序執(zhí)行該操作。圖2中的鎖存器120的操作各種順序都在本發(fā)明的預(yù)期范圍內(nèi)。此外，根據(jù)本發(fā)明的各個實施例的精神和范圍，可以視情況添加、替換、重排和/或刪除多個操作。

圖3是根據(jù)本發(fā)明的一些實施例的圖2中示出的鎖存器120的詳細的電路圖。如圖3示例性地示出，在一些實施例中，兩個頭部開關(guān)(headerswitches)為pmos晶體管m1和m2，該pmos晶體管具有配置為接收輸入時鐘信號cp的柵極。晶體管m1和m2的源極耦合至供電電壓，在一些實施例中，該供電電壓為vdd。在一些實施例中，兩個基部開關(guān)(footerswitches)為nmos晶體管m3和m4，該nmos晶體管m3和m4也具有配置為接收輸入時鐘信號cp的柵極。晶體管m3和m4的源極耦合至供電電壓，在一些實施例中，該供電電壓為接地電壓。在這種配置下，晶體管m1、m2、m3和m4通過輸入時鐘信號cp進行控制以可操作地導(dǎo)通和截止。

此外，在一些實施例中，一對開關(guān)為圖3中示出的pmos晶體管m5和m6，該pmos晶體管m5和m6分別與晶體管m1和m2串聯(lián)耦合。在一些實施例中，一對開關(guān)為圖3中示出的nmos晶體管m7和m8，該nmos晶體管m7和m8分別與晶體管m3和m4并聯(lián)耦合。

為了說明，晶體管m5的源極耦合至晶體管m1的漏極，并且晶體管m5的柵極配置為接收鎖存器使能信號eb。晶體管m6的源極耦合至晶體管m2的漏極，并且晶體管m6的柵極耦合至反相器230的輸出端并且接收鎖存器使能信號eb的邏輯互補信號。例如，晶體管m7的柵極配置為接收鎖存器使能信號eb，晶體管m7的漏極耦合至晶體管m3的漏極，以及晶體管m7的源極耦合至地。例如，晶體管m8的柵極配置為接收鎖存器使能信號eb的邏輯互補信號，晶體管m8的漏極耦合至晶體管m4的漏極，以及晶體管m8的源極耦合至地。在這種配置下，由鎖存器使能信號eb控制晶體管m5和m7，并且由鎖存器使能信號eb的邏輯互補信號控制晶體管m6和m8，以可操作地導(dǎo)通和截止。

此外，一對交叉耦合的反相器310和320耦合在晶體管m5與m6之間。為了說明，反相器310包括一對開關(guān)，在一些實施例中，該一對開關(guān)為pmos晶體管m9和nmos晶體管m10。附加地，反相器320包括一對開關(guān)，在一些實施例中，該一對開關(guān)為pmos晶體管m11和nmos晶體管m12。晶體管m9和m10的柵極一起耦合至晶體管m11和m12的漏極，從而耦合至晶體管m6的漏極。晶體管m11和m12的柵極一起耦合至晶體管m9和m10的漏極，從而耦合至晶體管m5的漏極。例如，晶體管m9和m11的源極耦合至vdd。晶體管m10的源極耦合至晶體管m3和m7的漏極。晶體管m12的源極耦合至晶體管m4和m8的漏極。在這種配置下，反相器310的輸出端配置為反相器320的輸入端，并且反相器320的輸出端配置為反相器310的輸入端。

在本文檔的一些實施例中，利用至少一個mos晶體管來實施至少一個開關(guān)。在又一些實施例中，利用堆疊的mos晶體管或級聯(lián)的mos晶體管來實施至少一個mos晶體管中的每一個。在各個實施例中，利用一個或多個控制信號來控制至少一個mos晶體管中的每一個。

此外，為了說明的目的，提供了用于實施本文所示的開關(guān)的mos晶體管。實施開關(guān)的各種類型的晶體管都在本發(fā)明的預(yù)期范圍內(nèi)。例如，在各個實施例中，雙極結(jié)型晶體管(bjt)用于實施本文所示的開關(guān)。

圖4是根據(jù)本發(fā)明的各個實施例的圖2中示出的鎖存器120的詳細的電路圖。為了易于理解，圖4中類似元件標記有與圖3的實施例相同的參考標號。

與圖3中示出的實施例相比，圖4中的鎖存器120包括晶體管m1和m3，而不包括晶體管m2和m4。在這種實施例中，晶體管m1的漏極耦合至晶體管m5和m6的源極，并且晶體管m3的漏極耦合至晶體管m10和m12的源極。

此外，與圖3中示出的實施例相比，圖4中的鎖存器120還包括一對開關(guān)，在一些實施例中，該一對開關(guān)為nmos晶體管m13和m14。為了說明，晶體管m5、m13和m7與晶體管m1串聯(lián)耦合，并且晶體管m6、m14和m8與晶體管m1串聯(lián)耦合。

為了圖4中的說明，晶體管m13串聯(lián)耦合在晶體管m5與m7之間。晶體管m13的漏極耦合至晶體管m5的漏極，并且晶體管m13的源極耦合至晶體管m7的漏極。此外，晶體管m14串聯(lián)耦合在晶體管m6與m8之間。晶體管m14的漏極耦合至晶體管m6的漏極，并且晶體管m14的源極耦合至晶體管m8的漏極。

另外，晶體管m13和m14的柵極分別耦合至反相器310和320的輸出端。為了說明，晶體管m9、m10和m13的柵極一起耦合至晶體管m11和m12的漏極。晶體管m11、m12和m14的柵極一起耦合至晶體管m9和m10的漏極。在這種配置下，由反相器320的輸出(圖4中示出為節(jié)點qn)控制晶體管m13，并且由反相器310的輸出(圖4中示出為節(jié)點q)控制晶體管m14。

為了說明的目的提供了圖4中的鎖存器120的配置。圖4中的鎖存器120的各種配置都在本發(fā)明的預(yù)期范圍內(nèi)。例如，在各個實施例中，圖4中的鎖存器120包括晶體管m1和m3，并且還包括圖3中示出的晶體管m2。在各個實施例中，圖4中鎖存器120包括晶體管m1和m3，并且還包括圖3中示出的晶體管m4。在可選的實施例中，圖4中鎖存器120包括晶體管m1和m3，并且還包括圖3中示出的晶體管m2和m4。

圖5是根據(jù)本發(fā)明的一些實施例的圖1中的內(nèi)部時鐘門控單元100的各個信號的時序圖。圖6和圖7都是示出根據(jù)本發(fā)明的一些實施例的圖1中的內(nèi)部時鐘門控單元100和圖4中的鎖存器120的操作的方法600的流程圖。圖6和圖7中的方法600包括操作s602至s624，為了說明，下文將參考圖1、圖4和圖5對其進行描述。

為了說明的簡潔，在以下操作中，信號和節(jié)點的邏輯高電平或高電壓電平稱為邏輯“1”，并且信號和節(jié)點的邏輯低電平或低電壓電平稱為邏輯“0”。

最初，在圖5中的時刻t0處，圖1中的內(nèi)部時鐘門控單元100配置為處于未使能狀態(tài)，其中，輸入時鐘信號cp和輸出時鐘信號cpq兩者都處于邏輯“0”。在時刻t0與時刻t1之間，鎖存器使能信號eb不影響內(nèi)部時鐘門控單元100的任何其他的信號。

在操作s602中，在圖5中的時刻t1處，內(nèi)部時鐘門控單元100從未使能狀態(tài)轉(zhuǎn)變?yōu)槭鼓軤顟B(tài)。為了圖5中的說明，在時刻t1處，將鎖存器使能信號eb提供給內(nèi)部時鐘門控單元100并且轉(zhuǎn)變?yōu)檫壿嫛?”，以在建立時間段tsu(未標注)期間處于穩(wěn)定狀態(tài)。在一些實施例中，建立時間段tsu表示在輸入時鐘信號cp將其邏輯狀態(tài)例如從邏輯“0”變?yōu)檫壿嫛?”之前，鎖存器使能信號eb有效的最小時間段。

雖然在時鐘邊沿之前，提供給內(nèi)部時鐘門控單元100的鎖存器使能信號eb設(shè)置為至少在建立時間段tsu期間處于穩(wěn)定狀態(tài)，但是不限于在更早的時間點到達的鎖存器使能信號eb。提供鎖存器使能信號eb的各種時序配置都在本發(fā)明的預(yù)期范圍內(nèi)。

在圖5中的時刻t2處，鎖存器使能信號eb穩(wěn)定在邏輯“0”處，并且輸入時鐘信號cp也處于邏輯“0”。在操作s604中，為了圖4中的說明，晶體管m1根據(jù)輸入時鐘信號cp導(dǎo)通，并且晶體管m5根據(jù)鎖存器使能信號eb導(dǎo)通。晶體管m8根據(jù)鎖存器使能信號eb的互補信號通過反相器230導(dǎo)通。隨著晶體管m1和m5兩者都導(dǎo)通，圖4中的節(jié)點q(也指示選通控制信號q)被上拉至vdd?；诒簧侠羦dd的節(jié)點q，晶體管m14也導(dǎo)通，這導(dǎo)致圖4中的節(jié)點qn(也指示輸出信號qn)被下拉至地。

隨著圖4中的節(jié)點q被上拉至vdd，圖5中的選通控制信號q在時刻t2處轉(zhuǎn)變至邏輯“1”。換言之，圖1中的鎖存器120輸出為邏輯“1”的選通控制信號q。隨著輸入時鐘信號cp為邏輯“0”并且選通控制信號q為邏輯“1”，圖1中的nand門132輸出為邏輯“1”的信號。響應(yīng)于從nand門132輸出的信號，如圖5所示，反相器134輸出為邏輯“0”的輸出時鐘信號cpq。

在操作s606中，在圖5中的時刻t3處，輸入時鐘信號cp從邏輯“0”轉(zhuǎn)變?yōu)檫壿嫛?”，并且鎖存器使能信號eb保持邏輯“0”。

在圖5中的時刻t4處，鎖存器使能信號eb保持邏輯“0”，并且輸入時鐘信號cp穩(wěn)定在邏輯“1”處。在操作s608中，為了圖4中的說明，晶體管m3根據(jù)輸入時鐘信號cp而導(dǎo)通。此外，隨著節(jié)點q先前在邏輯“1”處工作并且節(jié)點qn先前在邏輯“0”處工作，晶體管m9根據(jù)為邏輯“0”的節(jié)點qn而導(dǎo)通，并且晶體管m12根據(jù)為邏輯“1”的節(jié)點q而導(dǎo)通。晶體管m14也根據(jù)為邏輯“1”的節(jié)點q而導(dǎo)通。附加地，晶體管m8根據(jù)鎖存器使能信號eb(處于邏輯“0”)的互補信號由反相器230導(dǎo)通。有效地，節(jié)點q被鎖存在邏輯“1”處，并且節(jié)點qn被鎖存在邏輯“0”處。

基于以上所述，在時刻t4處，圖5中示出的選通控制信號q保持邏輯“1”。隨著輸入時鐘信號cp為邏輯“1”并且選通控制信號q為邏輯“1”，圖1中的nand門132輸出為邏輯“0”的信號。響應(yīng)于從nand門132輸出的信號，如圖5所示，圖1中的反相器134輸出轉(zhuǎn)變?yōu)檫壿嫛?”的輸出時鐘信號cpq。

在圖5中的時刻t5處，輸入時鐘信號cp保持邏輯“1”，并且選通控制信號q被鎖存在邏輯“1”處。相應(yīng)地，如圖5所示，圖1中的nand門132的輸出端保持邏輯“0”，并且圖1中的反相器134輸出穩(wěn)定在邏輯“1”處的輸出時鐘信號cpq。

隨著選通控制信號q被鎖存在邏輯“1”處，鎖存器使能信號eb不影響內(nèi)部時鐘門控單元100的包括選通控制信號q和輸出時鐘信號cpq的任何其他的信號。為了圖5中的說明，介于時刻t5與時刻t1'之間，鎖存器使能信號eb與鎖存器120的操作不相關(guān)。

在操作s610中，在圖5中的時刻t6處，輸入時鐘信號cp從邏輯“1”轉(zhuǎn)變?yōu)檫壿嫛?”，以導(dǎo)致輸出時鐘信號cpq在時刻t7處改變。

在圖5中的時刻t7處，輸入時鐘信號cp穩(wěn)定在邏輯“0”處，并且選通控制信號q保持邏輯“1”。在操作s612中，隨著輸入時鐘信號cp為邏輯“0”并且選通控制信號q為邏輯“1”，圖1中的nand門132輸出為邏輯“1”的信號。響應(yīng)于從nand門132輸出的信號，如圖5所示，圖1中的反相器134輸出轉(zhuǎn)變?yōu)檫壿嫛?”的輸出時鐘信號cpq。

在圖5的時刻t8處，輸入時鐘信號cp保持邏輯“0”。因為時刻t7處的操作，所以輸出時鐘信號cpq穩(wěn)定在邏輯“0”處。隨著輸入時鐘信號cp為邏輯“0”，不管選通控制信號q的邏輯如何，圖1中的nand門132輸出為邏輯“1”的信號。相應(yīng)地，如圖5所示，圖1中的反相器134輸出為邏輯“0”的輸出時鐘信號cpq，其中，選通控制信號q與輸出時鐘信號cpq不相關(guān)。為了圖5中的說明，介于時刻t8與時刻t2'之間，選通控制信號q與輸出時鐘信號cpq不相關(guān)。

在操作s614中，在圖5中的時刻t1'處，輸入時鐘信號cp保持邏輯“0”，并且鎖存器使能信號eb轉(zhuǎn)變?yōu)檫壿嫛?”以如以上所述在建立時間段tsu期間處于穩(wěn)定狀態(tài)。

在圖5中的時刻t2'處，鎖存器使能信號eb穩(wěn)定在邏輯“1”處，并且輸入時鐘信號cp保持邏輯“0”。在操作s616中，為了圖4中的說明，晶體管m1根據(jù)輸入時鐘信號cp導(dǎo)通，并且晶體管m7根據(jù)鎖存器使能信號eb導(dǎo)通。晶體管m6根據(jù)鎖存器使能信號eb的互補信號通過反相器230導(dǎo)通。隨著晶體管m1和m6兩者都導(dǎo)通，圖4中的節(jié)點qn被上拉至vdd?；诒簧侠羦dd的節(jié)點qn，晶體管m10也導(dǎo)通，這導(dǎo)致圖4中的節(jié)點q被下拉至地。

隨著圖4中的節(jié)點q被上下拉至vdd，圖5中的選通控制信號q在時刻t2'處轉(zhuǎn)變至邏輯“0”。換言之，圖1中的鎖存器120輸出為邏輯“0”的選通控制信號q。隨著輸入時鐘信號cp為邏輯“0”并且選通控制信號q為邏輯“0”，圖1中的nand門132輸出為邏輯“1”的信號。響應(yīng)于從nand門132輸出的信號，如圖5所示，反相器134輸出為邏輯“0”的輸出時鐘信號cpq。

在操作s618中，在圖5中的時刻t3'處，輸入時鐘信號cp從邏輯“0”轉(zhuǎn)變?yōu)檫壿嫛?”，并且鎖存器使能信號eb保持邏輯“1”。

在圖5中的時刻t4'處，鎖存器使能信號eb保持邏輯“1”，并且輸入時鐘信號cp穩(wěn)定在邏輯“1”處。在操作s620中，為了圖4中的說明，晶體管m3根據(jù)輸入時鐘信號cp而導(dǎo)通。此外，隨著先前節(jié)點q在邏輯“0”處工作并且節(jié)點qn先前在邏輯“1”處工作，晶體管m10根據(jù)為邏輯“1”的節(jié)點qn而導(dǎo)通，并且晶體管m11根據(jù)為邏輯“0”的節(jié)點q而導(dǎo)通。晶體管m13也根據(jù)為邏輯“1”的節(jié)點qn而導(dǎo)通。附加地，晶體管m6根據(jù)鎖存器使能信號eb的互補信號(處于邏輯“0”)通過反相器230使導(dǎo)通。有效地，節(jié)點q被鎖存在邏輯“0”處，并且節(jié)點qn被鎖存在邏輯“1”處。

基于以上所述，在時刻t4'處，圖5中示出的選通控制信號q保持邏輯“0”。隨著輸入時鐘信號cp為邏輯“1”并且選通控制信號q為邏輯“0”，圖1中的nand門132輸出為邏輯“1”的信號。響應(yīng)于從nand門132輸出的信號，如圖5所示，圖1中的反相器134輸出轉(zhuǎn)變?yōu)檫壿嫛?”的輸出時鐘信號cpq。

在圖5中的時刻t5'處，輸入時鐘信號cp保持邏輯“1”，并且選通控制信號q被鎖存在邏輯“0”處。相應(yīng)地，如圖5所示，圖1中的nand門132的輸出端保持邏輯“1”，并且圖1中的反相器134輸出穩(wěn)定在邏輯“0”處的輸出時鐘信號cpq。

隨著選通控制信號q被鎖存在邏輯“0”處，鎖存器使能信號eb不影響內(nèi)部時鐘門控單元100的包括選通控制信號q和輸出時鐘信號cpq的任何其他的信號。為了圖5中的說明，介于時刻t5與時刻t7'之間，鎖存器使能信號eb與鎖存器120的操作不相關(guān)。

在操作s622中，在圖5中的時刻t6'處，輸入時鐘信號cp從邏輯“1”轉(zhuǎn)變?yōu)檫壿嫛?”。

在圖5中的時刻t7'處，輸入時鐘信號cp保持邏輯“0”，并且選通控制信號q仍處于邏輯“0”。在操作s612中，隨著輸入時鐘信號cp為邏輯“0”并且選通控制信號q為邏輯“0”，圖1中的nand門132輸出為邏輯“1”的信號。響應(yīng)于從nand門132輸出的信號，如圖5所示，圖1中的反相器134輸出轉(zhuǎn)變?yōu)檫壿嫛?”的輸出時鐘信號cpq。

如以上所述，只有幾個晶體管響應(yīng)于輸入時鐘信號cp而轉(zhuǎn)換或改變狀態(tài)。為了圖1和圖4中的說明，當使能信號es處于邏輯“0”時，圖4中的晶體管m1和m3以及圖1中的nand門132的兩個晶體管響應(yīng)于輸入數(shù)字信號cp而轉(zhuǎn)換。隨著在使能信號es處于邏輯“0”時轉(zhuǎn)換的器件的數(shù)量減少，相應(yīng)地降低了內(nèi)部時鐘門控單元100的功耗。

另外，基于以上所示的鎖存器120的配置和操作，例如，鎖存器120能夠通過采用輸入時鐘信號cp的上升沿或下降沿來可操作地傳遞和鎖存信號。以不同的方式闡述，鎖存器120能夠利用輸入時鐘信號cp的一相(phase，又稱相位或狀態(tài))來有效地傳遞和鎖存信號。

與使用具有內(nèi)部時鐘反相器以用于鎖存器在時鐘信號的兩相下工作的鎖存器的一些方法相比，內(nèi)部時鐘反相器不必位于本文示出的鎖存器120中。相關(guān)方法中不使用內(nèi)部時鐘反相器，能夠降低鎖存器120的功耗，并且能夠提高鎖存器120的操作速度。

以上所示包括順序的示例性操作，但是沒有必要以所示出的順序執(zhí)行該操作。圖6和圖7中示出的操作的各種順序都在本發(fā)明的預(yù)期范圍內(nèi)。此外，根據(jù)本發(fā)明的各個實施例的精神和范圍，可以視情況添加、替換、重排和/或刪除一些操作。

圖8是根據(jù)本發(fā)明的各個實施例的圖1中的鎖存器120的電路圖。為了圖8中的說明，鎖存器120為sr鎖存器。與圖2中的實施例相比，圖8中的鎖存器120包括一對邏輯門，在一些實施例中，該一對邏輯門為復(fù)合邏輯門，每一個都配置為執(zhí)行多級復(fù)合邏輯功能。在一些實施例中，如圖8所示，邏輯門為與-或-反相器(and-or-invert，簡稱aoi)邏輯門810和820。通常，aoi邏輯門執(zhí)行由一個或多個and門及之后的nor門的組合所構(gòu)成的兩級復(fù)合(或合成)邏輯功能。

為了圖8中的說明，aoi邏輯門810和820彼此交叉耦合。aoi邏輯門810包括三個輸入端。aoi邏輯門810的and門的一個輸入端耦合至圖1中的鎖存器控制電路110的輸出端，以接收鎖存器使能信號eb。aoi邏輯門810的and門的另一輸入端配置為從反相器830接收輸入時鐘信號cp的邏輯互補信號。aoi邏輯門810的nor門的輸入端耦合至aoi邏輯門820的輸出端，以接收來自aoi邏輯門820的輸出信號qn。

此外，aoi邏輯門820包括三個輸入端。aoi邏輯門820的and門的一個輸入端耦合至反相器230的輸出端，以從反相器230接收鎖存器使能信號eb的邏輯互補信號，該邏輯互補信號為信號ebn。aoi邏輯門820的and門的另一輸入端配置為接收輸入時鐘信號cp的邏輯互補信號。aoi邏輯門820的nor門的輸入端耦合至aoi邏輯門810的輸出端，以接收來自aoi邏輯門810的輸出信號。aoi邏輯門810的輸出端還耦合至圖1中的邏輯電路130，以將選通控制信號q輸出至圖1中的邏輯電路130。

為了說明的目的，給出了圖2和圖8中所示的邏輯門的配置。實施鎖存器120的各種邏輯門都在本發(fā)明的預(yù)期范圍內(nèi)。

圖9是根據(jù)本發(fā)明的一些實施例的圖8中的鎖存器120的詳細的電路圖。為了易于理解，圖9中類似元件標記有與圖4的實施例相同的參考標號。與圖4相比，如圖9示例性地示出的，晶體管m1和m3的柵極耦合至接收輸入時鐘信號cp的反相器830的輸出端。此外，與圖4相比，例如，晶體管m5和m6的源極耦合至vdd。附加地，與圖4相比，在圖9所示的實施例中，晶體管m13和m14為pmos晶體管。晶體管m13串聯(lián)耦合在晶體管m5與m7之間，晶體管m13的源極耦合至晶體管m5的漏極，并且晶體管m13的漏極耦合至晶體管m7的漏極。晶體管m14串聯(lián)耦合在晶體管m6與m8之間，晶體管m14的源極耦合至晶體管m6的漏極，并且晶體管m14的漏極耦合至晶體管m8的漏極。

在本文中，術(shù)語“耦合”也可以被稱為“電耦合”，并且術(shù)語“連接”可以被稱為“電連接”?！榜詈稀焙汀斑B接”也可以用于指示兩個或多個元件相互配合或相互作用。

在一些實施例中，公開了一種包括鎖存器和邏輯電路的電路。鎖存器配置為響應(yīng)于鎖存器使能信號和輸入時鐘信號而生成選通控制信號。鎖存器包括每一個都配置為執(zhí)行多級復(fù)合邏輯功能的一對邏輯門。邏輯電路配置為接收選通控制信號和輸入時鐘信號，并且響應(yīng)于選通控制信號和輸入時鐘信號生成輸出時鐘信號。

在一個實施例中，所述邏輯門包括：一對或-與-反相器(oai)邏輯門或者一對與-或-反相器(aoi)邏輯門。

在一個實施例中，所述邏輯門包括：彼此交叉耦合的兩個或-與-反相器(oai)邏輯門；其中，所述或-與-反相器邏輯門中的一個配置為接收所述輸入時鐘信號和所述鎖存器使能信號并且輸出所述選通控制信號，以及所述或-與-反相器邏輯門中的另一個配置為接收所述輸入時鐘信號和所述鎖存器使能信號的邏輯互補信號。

在一個實施例中，所述邏輯門包括：彼此交叉耦合的兩個與-或-反相器(aoi)邏輯門；其中，所述aoi邏輯門中的一個配置為接收所述鎖存器使能信號和所述輸入時鐘信號的邏輯互補信號，并且輸出所述選通控制信號，以及所述aoi邏輯門中的另一個配置為接收所述鎖存器使能信號的邏輯互補信號和所述輸入時鐘信號的邏輯互補信號。

在一個實施例中，所述邏輯門包括：至少一個頭部開關(guān)和至少一個基部開關(guān)，每一個都配置為由所述輸入時鐘信號控制；一對第一開關(guān)，與所述至少一個頭部開關(guān)串聯(lián)耦合；一對第二開關(guān)，與所述至少一個基部開關(guān)并聯(lián)耦合，其中，所述第一開關(guān)中的一個和所述第二開關(guān)中的一個配置為由所述鎖存器使能信號控制，并且所述第一開關(guān)的另一個和所述第二開關(guān)的另一個配置為由所述鎖存器使能信號的邏輯互補信號控制；以及一對交叉耦合的反相器，耦合在所述第一開關(guān)之間。

在一個實施例中，所述邏輯門包括：至少一個頭部開關(guān)和至少一個基部開關(guān)，每一個都配置為由所述輸入時鐘信號控制；第一開關(guān)、第二開關(guān)和第三開關(guān)，與所述至少一個頭部開關(guān)串聯(lián)耦合；第四開關(guān)、第五開關(guān)和第六開關(guān)，與所述至少一個頭部開關(guān)串聯(lián)耦合；以及一對交叉耦合的反相器，耦合至所述至少一個基部開關(guān)，其中，所述第二開關(guān)和所述第五開關(guān)配置為由所述反相器的輸出控制；其中，所述第一開關(guān)和所述第三開關(guān)配置為由所述鎖存器使能信號控制，并且所述第四開關(guān)和所述第六開關(guān)配置為由所述鎖存器使能信號的邏輯互補信號控制。

在一個實施例中，所述邏輯門包括：至少一個頭部開關(guān)和至少一個基部開關(guān)，每一個都配置為由所述輸入時鐘信號的邏輯互補信號控制；第一開關(guān)、第二開關(guān)和第三開關(guān)，與所述至少一個基部開關(guān)串聯(lián)耦合；第四開關(guān)、第五開關(guān)和第六開關(guān)，與所述至少一個基部開關(guān)串聯(lián)耦合；以及一對交叉耦合的反相器，耦合至所述至少一個頭部開關(guān)，其中，所述第二開關(guān)和所述第五開關(guān)配置為由所述反相器的輸出控制；其中，所述第一開關(guān)和所述第三開關(guān)配置為由所述鎖存器使能信號控制，并且所述第四開關(guān)和所述第六開關(guān)配置為由所述鎖存器使能信號的邏輯互補信號控制。

本發(fā)明還公開了一種包括鎖存器控制電路、鎖存器和邏輯電路的電路。鎖存器控制電路配置為響應(yīng)于測試使能信號和使能信號而生成鎖存器使能信號。鎖存器配置為響應(yīng)于鎖存器使能信號和輸入時鐘信號而生成選通控制信號。鎖存器包括每一個都配置為執(zhí)行多級復(fù)合邏輯功能的一對邏輯門。邏輯電路配置為響應(yīng)于選通控制信號而選擇性地將輸入時鐘信號傳遞為輸出時鐘信號。

在一個實施例中，所述邏輯門包括或-與-反相器(oai)邏輯門或者與-或-反相器(aoi)邏輯門。

在一個實施例中，所述邏輯門中的一個配置為接收所述輸入時鐘信號和所述鎖存器使能信號并且輸出所述選通控制信號，以及所述邏輯門中的另一個配置為接收所述輸入時鐘信號和所述鎖存器使能信號的邏輯互補信號。

在一個實施例中，所述邏輯門中的一個配置為接收所述鎖存器使能信號和所述輸入時鐘信號的邏輯互補信號，并且輸出所述選通控制信號，以及所述邏輯門中的另一個配置為接收所述鎖存器使能信號的邏輯互補信號和所述輸入時鐘信號的邏輯互補信號。

在一個實施例中，所述邏輯門包括：一對第一開關(guān)，與至少一個頭部開關(guān)串聯(lián)耦合，所述至少一個頭部開關(guān)配置為由所述輸入時鐘信號控制；一對第二開關(guān)，與至少一個基部開關(guān)并聯(lián)耦合，所述至少一個基部開關(guān)配置為由所述輸入時鐘信號控制，一對交叉耦合的反相器，耦合在所述第一開關(guān)之間；其中，所述第一開關(guān)中的一個和所述第二開關(guān)中的一個配置為由所述鎖存器使能信號控制，以及所述第一開關(guān)中的另一個和所述第二開關(guān)中的另一個配置為由所述鎖存器使能信號的邏輯互補信號控制。

在一個實施例中，所述邏輯門包括：第一開關(guān)、第二開關(guān)和第三開關(guān)，與至少一個頭部開關(guān)串聯(lián)耦合，所述至少一個頭部開關(guān)配置為由所述輸入時鐘信號控制；第四開關(guān)、第五開關(guān)和第六開關(guān)，與所述至少一個頭部開關(guān)串聯(lián)耦合；以及一對交叉耦合的反相器，耦合至至少一個基部開關(guān)，所述至少一個基部開關(guān)配置為由所述輸入時鐘信號控制，其中，所述第二開關(guān)和所述第五開關(guān)配置為由所述反相器的輸出控制；其中，所述第一開關(guān)和所述第三開關(guān)配置為由所述鎖存器使能信號控制，并且所述第四開關(guān)和所述第六開關(guān)配置為由所述鎖存器使能信號的邏輯互補信號控制。

在一個實施例中，所述邏輯門包括：第一開關(guān)、第二開關(guān)和第三開關(guān)，與所述至少一個基部開關(guān)串聯(lián)耦合，所述至少一個基部開關(guān)配置為由所述輸入時鐘信號的邏輯互補信號控制；第四開關(guān)、第五開關(guān)和第六開關(guān)，與所述至少一個基部開關(guān)串聯(lián)耦合；以及一對交叉耦合的反相器，耦合至所述至少一個頭部開關(guān)，其中，所述第二開關(guān)和所述第五開關(guān)配置為由所述反相器的輸出控制；其中，所述第一開關(guān)和所述第三開關(guān)配置為由所述鎖存器使能信號控制，并且所述第四開關(guān)和所述第六開關(guān)配置為由所述鎖存器使能信號的邏輯互補信號控制。

在一個實施例中，所述鎖存器控制電路包括nor門，所述nor門具有配置為接收所述測試使能信號和所述使能信號的輸入端。

在一個實施例中，所述邏輯電路包括：nand門，具有配置為接收所述選通控制信號和所述輸入時鐘信號的輸入端；以及反相器，具有耦合至所述nand門的輸出端的輸入端、和配置為輸出所述輸出時鐘信號的輸出端。

本發(fā)明還公開了一種方法，方法包括以下列出的操作。響應(yīng)于輸入時鐘信號和鎖存器使能信號，通過鎖存器生成選通控制信號，其中，鎖存器包括每一個都配置為執(zhí)行多級復(fù)合邏輯功能的一對邏輯門。響應(yīng)于選通控制信號，通過邏輯電路將輸入時鐘信號選擇性地傳遞為輸出時鐘信號。

在一個實施例中，所述邏輯門包括或-與-反相器(oai)邏輯門或者與-或-反相器(aoi)邏輯門。

在一個實施例中，所述邏輯電路包括：nand門，具有配置為接收所述選通控制信號和所述輸入時鐘信號的輸入端；以及反相器，具有耦合至所述nand門的輸出端的輸入端、和配置為輸出所述輸出時鐘信號的輸出端。

在一個實施例中，所述鎖存器為置位-復(fù)位(sr)鎖存器。

以上論述了若干實施例的部件，使得本領(lǐng)域的技術(shù)人員可以更好地理解本發(fā)明的各個實施例。本領(lǐng)域技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或更改其他的處理和結(jié)構(gòu)以用于達到與本發(fā)明所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這些等效結(jié)構(gòu)并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進行多種變化、替換以及改變。