本發(fā)明屬于模擬集成電路技術(shù)領(lǐng)域，具體涉及一種用于高速逐次逼近型模數(shù)轉(zhuǎn)換器(以下簡(jiǎn)稱SAR ADC)的動(dòng)態(tài)比較器失調(diào)電壓校準(zhǔn)電路。

背景技術(shù)：

ADC是一種將模擬電路信號(hào)轉(zhuǎn)換成數(shù)字電路信號(hào)的電路，其廣泛應(yīng)用于通信、信號(hào)處理、存儲(chǔ)等各類(lèi)電子系統(tǒng)中，并起著不可替代的作用。當(dāng)前，電子信息技術(shù)發(fā)展迅猛，市場(chǎng)尤其是通信市場(chǎng)對(duì)高速、中精度、低電壓、低功耗的ADC需求極大。相比于其他結(jié)構(gòu)的ADC，SAR ADC結(jié)構(gòu)簡(jiǎn)單、面積小。同時(shí)SAR ADC模擬單元較少，隨著半導(dǎo)體制造工藝尺寸的不斷縮小，SAR ADC成為了國(guó)內(nèi)外研究的重點(diǎn)與熱點(diǎn)。

SAR ADC核心結(jié)構(gòu)主要包括比較器、數(shù)模轉(zhuǎn)換器(以下簡(jiǎn)稱DAC)和邏輯單元。其中比較器是SAR ADC中最為關(guān)鍵的部分，它直接決定了SAR ADC的轉(zhuǎn)換精度和轉(zhuǎn)換速度。比較器設(shè)計(jì)中的主要的問(wèn)題包括比較速度、分辨率、失調(diào)電壓；比較速度和分辨率主要受制于比較器的結(jié)構(gòu)和尺寸，失調(diào)電壓主要由輸入晶體對(duì)管的閾值電壓失配和W/L失配引起的，而常用在高速SAR ADC里的動(dòng)態(tài)比較器的失調(diào)電壓極大，它直接影響SAR ADC的線性度和動(dòng)態(tài)范圍。因此，為保證動(dòng)態(tài)范圍和精度，需要對(duì)比較器的失調(diào)電壓進(jìn)行校準(zhǔn)。

工業(yè)界中，目前的SAR ADC產(chǎn)品主要為采樣率低于10Msps的中低速ADC，這種SAR ADC多采用靜態(tài)比較器，比較器失調(diào)校準(zhǔn)電壓技術(shù)以多級(jí)交流耦合技術(shù)為主；在高速ADC應(yīng)用中，動(dòng)態(tài)比較器的通過(guò)減去輸出平均值進(jìn)行失調(diào)電壓校準(zhǔn)，這種校準(zhǔn)技術(shù)的缺點(diǎn)在于減小了SAR ADC的動(dòng)態(tài)范圍；學(xué)術(shù)研究中，通過(guò)給比較器輸入差分對(duì)管并聯(lián)一對(duì)偏置的差分對(duì)管，來(lái)校準(zhǔn)失調(diào)電壓，差分對(duì)的輸入通常采用電容儲(chǔ)存電荷-，然而這種校準(zhǔn)技術(shù)的缺點(diǎn)在于儲(chǔ)存的校準(zhǔn)信息為模擬量，因此抗干擾能力弱，穩(wěn)定性差，很難應(yīng)用于實(shí)際應(yīng)用。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提出了一種適用于高速、中等精度(8-10位)SAR ADC動(dòng)態(tài)比較器的失調(diào)電壓校準(zhǔn)電路，不僅可以精確補(bǔ)償動(dòng)態(tài)比較器的失調(diào)電壓，而且校準(zhǔn)范圍也大大增加。

本發(fā)明的技術(shù)方案為，一種高速動(dòng)態(tài)比較器失調(diào)電壓校準(zhǔn)電路，其特征在于，包括比較器、脈沖調(diào)制器、數(shù)模轉(zhuǎn)換器、寄存器邏輯單元、采樣保持電路、異步時(shí)鐘及寄存器和失調(diào)電壓校準(zhǔn)電路；其中：

所述比較器的輸入端與數(shù)模轉(zhuǎn)換器的輸出端連接，比較器的輸入時(shí)鐘與異步時(shí)鐘及寄存器的輸出時(shí)鐘連接；

所述脈沖調(diào)制器的輸入端接外部輸入時(shí)鐘，用于調(diào)整校準(zhǔn)模式和數(shù)據(jù)轉(zhuǎn)換模式的時(shí)鐘；

所述數(shù)模轉(zhuǎn)換器的時(shí)鐘輸入端接脈沖調(diào)制器的輸出端，數(shù)模轉(zhuǎn)換器的數(shù)據(jù)輸入端接失調(diào)電壓校準(zhǔn)電路的輸出端和采樣保持電路的輸出端，數(shù)模轉(zhuǎn)換器在校準(zhǔn)模式下用于儲(chǔ)存比較器的失調(diào)電壓；在數(shù)據(jù)轉(zhuǎn)換模式下用于數(shù)據(jù)轉(zhuǎn)換；

所述寄存器邏輯單元的時(shí)鐘輸入端接脈沖調(diào)制器的輸出端和異步時(shí)鐘及寄存器的輸出端，寄存器邏輯單元在校準(zhǔn)模式下用于儲(chǔ)存比較器的失調(diào)電壓的失調(diào)碼；在數(shù)據(jù)轉(zhuǎn)換模式下用于數(shù)據(jù)輸出排序；

所述失調(diào)電壓校準(zhǔn)電路的時(shí)鐘輸入端接脈沖調(diào)制器的輸出端，失調(diào)電壓校準(zhǔn)電路的數(shù)據(jù)輸入端接寄存器邏輯單元的輸出端，失調(diào)電壓校準(zhǔn)電路用于計(jì)算失調(diào)電壓并控制數(shù)模轉(zhuǎn)換器的開(kāi)關(guān)。

進(jìn)一步的，所述失調(diào)電壓校準(zhǔn)電路包括減法器、寄存器和開(kāi)關(guān)邏輯電路；其中：

減法器的輸入信號(hào)包括減數(shù)與被減數(shù)，減數(shù)的輸入端與寄存器邏輯單元的輸出端連接；被減數(shù)的電壓為輸入電壓為零時(shí)的輸出數(shù)據(jù)電平；

寄存器的輸入端與減法器的輸出端連接，通過(guò)外部控制信號(hào)控制寄存器；

開(kāi)關(guān)邏輯電路輸入端與寄存器輸出端連接，開(kāi)關(guān)邏輯電路輸出端與數(shù)模轉(zhuǎn)換器連接

本發(fā)明有益效果為：結(jié)構(gòu)簡(jiǎn)單，通過(guò)增加部分邏輯電路和利用現(xiàn)有的DAC電路開(kāi)關(guān)即可實(shí)現(xiàn)校準(zhǔn)，因此硬件要求低、可靠性高、功耗極低、校準(zhǔn)精確，且不需要實(shí)時(shí)刷新。

附圖說(shuō)明

圖1為采用本發(fā)明失調(diào)電壓校準(zhǔn)電路的SAR ADC結(jié)構(gòu)示意圖；

圖2為本發(fā)明中控制信號(hào)及脈沖調(diào)制信號(hào)時(shí)序圖；

圖3為SAR ADC失調(diào)電壓校準(zhǔn)電路的原理圖；

圖4為傳統(tǒng)動(dòng)態(tài)比較器失調(diào)電壓校準(zhǔn)電路與本發(fā)明失調(diào)電壓校準(zhǔn)電路對(duì)比示意圖；

圖5為本發(fā)明失調(diào)電壓校準(zhǔn)電路在校準(zhǔn)模式下開(kāi)關(guān)順序說(shuō)明圖；其中，(a)為采樣階段，(b)為復(fù)位階段，(c)為處理結(jié)束階段；

圖6為本發(fā)明失調(diào)電壓校準(zhǔn)電路在正常工作(數(shù)據(jù)轉(zhuǎn)換)模式下開(kāi)關(guān)順序說(shuō)明圖；其中，(a)為采樣階段，(b)為復(fù)位階段，(c)為處理結(jié)束階段。

具體實(shí)施方式

下面結(jié)合附圖，對(duì)本發(fā)明進(jìn)行詳細(xì)的描述：

圖1為采用本發(fā)明失調(diào)電壓校準(zhǔn)電路的SAR ADC結(jié)構(gòu)示意圖，包含以下模塊：一個(gè)脈沖調(diào)制器，一個(gè)采樣保持電路，一個(gè)數(shù)模轉(zhuǎn)換器，一個(gè)比較器，一個(gè)寄存器邏輯單元，一個(gè)異步時(shí)鐘產(chǎn)生電路及寄存器，一個(gè)失調(diào)電壓校準(zhǔn)電路；其中脈沖調(diào)制器作為校準(zhǔn)控制電路，功能包括：時(shí)鐘分頻、時(shí)鐘占空比調(diào)整和ADC工作模式切換。

本發(fā)明的SAR ADC有兩種模式：校準(zhǔn)模式和正常工作模式，通過(guò)校準(zhǔn)信號(hào)來(lái)控制，如圖2所示。當(dāng)校準(zhǔn)信號(hào)處于低電平時(shí)，脈沖調(diào)制器產(chǎn)生周期性的邏輯單元和采保開(kāi)關(guān)信號(hào)作為寄存器邏輯單元和采樣保持電路的時(shí)鐘；校準(zhǔn)信號(hào)處于高電平時(shí)，脈沖調(diào)制器產(chǎn)生周期性校準(zhǔn)開(kāi)關(guān)信號(hào)作為失調(diào)校準(zhǔn)電壓電路的時(shí)鐘。

圖3為本發(fā)明中的失調(diào)電壓校準(zhǔn)電路原理圖，包含以下模塊：一個(gè)減法器，一個(gè)寄存器和一個(gè)開(kāi)關(guān)邏輯電路。

圖4為傳統(tǒng)動(dòng)態(tài)比較器失調(diào)電壓校準(zhǔn)電路與本發(fā)明失調(diào)電壓校準(zhǔn)電路對(duì)比示意圖。圖4(a)和(b)為傳統(tǒng)動(dòng)態(tài)比較器失調(diào)電壓校準(zhǔn)電路工作原理圖；圖4(c)、(d)、(e)、(f)、(g)和(h)為本發(fā)明失調(diào)電壓校準(zhǔn)電路工作原理圖。傳統(tǒng)的比較器失調(diào)電壓是通過(guò)比較器來(lái)校準(zhǔn)的，而本發(fā)明的比較器失調(diào)電壓是通過(guò)數(shù)模轉(zhuǎn)換器來(lái)補(bǔ)償。

本發(fā)明的工作原理：SAR ADC通過(guò)模數(shù)轉(zhuǎn)換將失調(diào)電壓轉(zhuǎn)換成數(shù)字碼，然后利用現(xiàn)有的數(shù)模轉(zhuǎn)換器和失調(diào)電壓校準(zhǔn)電路補(bǔ)償失調(diào)電壓。本發(fā)明可以將比較器的失調(diào)電壓降低至一個(gè)最小有效位電壓(LSB)內(nèi)。

為分析方便，假設(shè)比較器失調(diào)電壓值為一個(gè)LSB(對(duì)于比較器失調(diào)電壓大于一個(gè)LSB的情況，分析方法相似)。圖5和圖6分別為失調(diào)電壓校準(zhǔn)電路在校準(zhǔn)模式和正常工作模式下的開(kāi)關(guān)順序說(shuō)明圖，圖中所有電容都是單位電容，并且標(biāo)注了最高位、中間位、最低位；C和D電容陣列的最低位是不能被改變的(這種結(jié)構(gòu)的DAC被稱為偽差分DAC)。

當(dāng)失調(diào)電壓校準(zhǔn)電路在校準(zhǔn)模式下時(shí)(圖5)，失調(diào)電壓校準(zhǔn)電路中的減法器和寄存器分別處于工作和復(fù)位狀態(tài)。SAR ADC的轉(zhuǎn)換周期包括采樣和編碼處理兩個(gè)階段，而本發(fā)明轉(zhuǎn)換周期包括采樣、復(fù)位和編碼處理三個(gè)階段。在采樣階段，采樣開(kāi)關(guān)(401)和輸出開(kāi)關(guān)(403)斷開(kāi)，比較器差分輸入短路開(kāi)關(guān)(402)閉合，CDAC的下級(jí)板連接共模電壓；在復(fù)位階段，采樣開(kāi)關(guān)(401)、比較器差分輸入短路開(kāi)關(guān)(402)和輸出開(kāi)關(guān)(403)都斷開(kāi)，CDAC的下級(jí)板連接共模電壓；在編碼處理階段：采樣開(kāi)關(guān)(401)、比較器差分輸入短路開(kāi)關(guān)(402)和輸出開(kāi)關(guān)(403)斷開(kāi)，比較器在該階段進(jìn)行重復(fù)比較，直到輸出最后一位數(shù)據(jù)，然后寄存器邏輯單元將所有數(shù)據(jù)放入失調(diào)電壓校準(zhǔn)電路進(jìn)行校準(zhǔn)。

在校準(zhǔn)模式采樣階段，CDAC充電電荷為：

Q＝C(V_in-V_cm)＝C(V_dac+V_offset-V_cm) (1)

其中V_in為比較器輸入電壓(V_in＝V_dac+V_offset)，V_dac為DAC輸出電壓，V_cm為共模電壓，V_offset為失調(diào)電壓，C為總電容值。由于采樣階段輸入電壓和下級(jí)板的電壓都是相同的值，因此：

Q＝CV_offset (2)

如圖5(c)：在該條件分析下，SAR ADC的數(shù)字輸出碼為1001，參考值為1000，通過(guò)失調(diào)電壓校準(zhǔn)電路得到失調(diào)數(shù)字碼為0001。

當(dāng)失調(diào)電壓校準(zhǔn)電路在正常工作模式下時(shí)(圖6)，失調(diào)電壓校準(zhǔn)電路中的減法器停止工作，而寄存器處于保存狀態(tài)。在采樣階段，采樣開(kāi)關(guān)(401)和輸出開(kāi)關(guān)(403)閉合，比較器差分輸入短路開(kāi)關(guān)(402)斷開(kāi)，CDAC的下級(jí)板開(kāi)關(guān)連接失調(diào)電壓校準(zhǔn)電路開(kāi)關(guān)信號(hào)；在復(fù)位階段，采樣開(kāi)關(guān)(401)和比較器差分輸入短路開(kāi)關(guān)(402)斷開(kāi)，輸出開(kāi)關(guān)(403)閉合CDAC的下級(jí)板連接共模電壓；在編碼處理階段，采樣開(kāi)關(guān)(401)和比較器差分輸入短路開(kāi)關(guān)(402)斷開(kāi)，輸出開(kāi)關(guān)(403)閉合，比較器在該階段進(jìn)行重復(fù)比較，直到輸出最后一位數(shù)據(jù)。

在正常工作模式采樣階段，CDAC充電電荷為：

Q＝C(V_in-V_cm-V_calibration)＝C(V_dac+V_offset-V_cm-V_calibration) (3)

其中V_calibration為校準(zhǔn)電壓值，C為總電容值。正常工作模式下，差分共模V_cm電壓為0，因此

Q＝C(V_in+V_offset-V_calibration) (4)

對(duì)于無(wú)失調(diào)電壓比較器，應(yīng)當(dāng)滿足：

Q_ideal＝CV_in (5)

通過(guò)上式，得到校準(zhǔn)后的失調(diào)電壓為：

上式中失調(diào)電壓V_offset在相同工作條件下為一固定值，V_calibration的分辨率約為1個(gè)LSB，對(duì)于任意一個(gè)失調(diào)電壓值，|V_offset-V_calibration|的最小取值不超過(guò)0.5個(gè)LSB。因此本發(fā)明比較器失調(diào)誤差在能達(dá)到0.5個(gè)LSB。結(jié)果如圖6(c)：校準(zhǔn)后對(duì)于一個(gè)差分輸入為0的輸入電壓,該ADC的轉(zhuǎn)換結(jié)果為1000。

綜上所述，本發(fā)明提出了一種應(yīng)用于高速SAR ADC的比較器失調(diào)電壓校準(zhǔn)電路。