本發(fā)明屬于數(shù)模轉(zhuǎn)換領(lǐng)域，特別涉及一種基于動(dòng)態(tài)誤差校正技術(shù)的電流舵型DAC(Digital to Analog Converter，即數(shù)模轉(zhuǎn)換器)。

背景技術(shù)：

隨著工藝水平的提高，MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor,即金屬-氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)閾值電壓的失配常數(shù)Avt越來越小，電流源之間的匹配程度越來越高，然而在滿足99.7％的良率及INL(Integral nonlinearity,即積分非線性)小于1/2LSB(Least Siginificant Bit，即最低有效位)的條件下，隨著DAC分辨率的提高，單位電流源的面積急速增大，從而帶來電流源梯度誤差及熱分布誤差較大等問題。

現(xiàn)有一些文獻(xiàn)提出了基于電流源幅值誤差以及動(dòng)態(tài)誤差的校正算法，其中基于幅值校正的算法僅僅改善了DAC的低頻性能，對(duì)高頻下性能的改善較小。因?yàn)殡S著采樣頻率的增加，時(shí)鐘抖動(dòng)、開關(guān)延時(shí)、輸出信號(hào)占空比及瞬態(tài)產(chǎn)生的毛刺等誤差成為限制DAC動(dòng)態(tài)性能提升的主要因素。另一方面，目前的基于動(dòng)態(tài)誤差的校正算法可以有效的同時(shí)提高DAC在低頻與高頻的動(dòng)態(tài)性能，然而經(jīng)過重組優(yōu)化后的高位電流源之間的匹配誤差依然很大，該誤差嚴(yán)重抑制了DAC性能的提高。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)上述存在的問題或不足，為解決高位電流源間失配較大的技術(shù)問題，本發(fā)明提供了一種基于動(dòng)態(tài)誤差校正技術(shù)的電流舵型DAC。

該基于動(dòng)態(tài)誤差校正技術(shù)的電流舵型DAC，包括101譯碼器、102鎖存器、103高位電流源陣列、104高位電流源輸出控制邏輯、105動(dòng)態(tài)誤差檢測(cè)器、106模數(shù)轉(zhuǎn)換器、107電流源匹配組合控制邏輯、108隨機(jī)譯碼器、109延時(shí)模塊、110鎖存器、111低位電流源陣列及112負(fù)載；

其中101譯碼器輸出端與108隨機(jī)譯碼器輸出端相連，并與102鎖存器輸入端相連，101譯碼器輸入端IN[1]的輸入信號(hào)為校正輸入碼，IN[2]的輸入信號(hào)為EN；102鎖存器輸出端與103高位電流源陣列輸入端相連，即102鎖存器輸出端信號(hào)K<1,…,2n>及KB<1,…,2n>分別用于賦予103高位電流源陣列中K<1>,…,K<2n>及KB<1>,…,KB<2n>信號(hào)值；103高位電流源陣列輸出端OUTN[1]、OUTP[1]、OUTN[2]、OUTP[2]、OUTN[2n-1]、OUTP[2n-1]、OUTN[2n]、OUTP[2n]分別與104高位電流源輸出控制邏輯輸入端INN[1]、INP[1]、INN[2]、INP[2]、INN[2n-1]、INP[2n-1]、INN[2n]、INP[2n]相連，103高位電流源陣列輸出端OUTN與112負(fù)載R2上端相連，103高位電流源陣列輸出端OUTP與112負(fù)載R1上端相連；

104高位電流源輸出控制邏輯輸出端OUT[1]、OUT[2]分別與105動(dòng)態(tài)誤差檢測(cè)器輸入端IN[1]、IN[2]相連，104高位電流源輸出控制邏輯輸出端Ctrl端與103高位電流源陣列Ctrl<1,…,2n>端相連，104高位電流源輸出控制邏輯CLK端的輸入信號(hào)為CLK1；

105動(dòng)態(tài)誤差檢測(cè)器輸出端與106模數(shù)轉(zhuǎn)換器輸入端IN相連；106模數(shù)轉(zhuǎn)換器輸出端與107電流源匹配組合控制邏輯輸入端相連，106模數(shù)轉(zhuǎn)換器CLK端的輸入信號(hào)為CLK2；107電流源匹配組合控制邏輯輸出端與108隨機(jī)譯碼器輸入端CONTROL相連，107電流源匹配組合控制邏輯CLK端的輸入信號(hào)為CLK3；108隨機(jī)譯碼器IN[1]的輸入信號(hào)為校正輸入碼，IN[2]的輸入信號(hào)為輸出端與102鎖存器相連，并與101譯碼器輸出端相連。109延時(shí)模塊輸入端為DAC低位輸入碼，輸出端與110鎖存器輸入端相連；110鎖存器輸出端與111低位電流源陣列輸入端相連。其中，LK<1,…,m>、LKB<1,…,m>信號(hào)分別用于控制開關(guān)LS<1,3,…,2m-1>、LS<2,4,…,2m>；111低位電流源陣列輸出端OUTN與112負(fù)載R2上端相連，并與103高位電流源陣列輸出端OUTN相連。111低位電流源陣列輸出端OUTP與112負(fù)載R1上端相連，并與103高位電流源陣列輸出端OUTP相連。112負(fù)載R1上端與104高位電流源輸出控制邏輯輸出端OUTP相連，并與111低位電流源陣列輸出端OUTP相連。112負(fù)載R2上端與104高位電流源輸出控制邏輯輸出端OUTN相連，并與111低位電流源陣列輸出端OUTN相連。R1和R2下端分別與地相連。

進(jìn)一步，103高位電流源陣列包括電流源陣列MSB<1,…n>、SMSB<1,…,2n>、開關(guān)陣列SW<1,..,4n>及S<1,…,8n>。電流源MSB<1>被均分為兩部分形成SMSB<1>和SMSB<2>，依次類推，MSB<n>被均分成SMSB<2n-1>和SMSB<2n>。其中開關(guān)陣列SW<1>,…,SW<4n>控制信號(hào)為開關(guān)陣列S<1>,…,S<8n>的控制信號(hào)為K<1>,KB<1>,…,K<2n>,KB<2n>。電流源SMSB<1>上端與電源相連，下端與開關(guān)SW<1>上端相連，并與開關(guān)SW<2>上端相連。開關(guān)SW<1>下端與開關(guān)S<1>上端相連，并與開關(guān)S<2>上端相連，開關(guān)SW<1>的控制端輸入信號(hào)為Ctrl<1>。開關(guān)S<1>下端與OUTN[1]相連，開關(guān)S<1>的控制端輸入信號(hào)為K<1>。開關(guān)S<2>下端與OUTP[1]相連，開關(guān)S<2>的控制端輸入信號(hào)為KB<1>。開關(guān)SW<2>下端與開關(guān)S<3>上端相連，并與開關(guān)S<4>上端相連，開關(guān)SW<2>的控制端輸入信號(hào)為開關(guān)S<3>下端與OUTN相連，開關(guān)S<3>的控制端輸入信號(hào)為K<1>。開關(guān)S<4>下端與OUTP相連，開關(guān)S<4>的控制端輸入信號(hào)為KB<1>。依次類推，可以得到SMSB<2>,…,SMSB<2n>的連接方式。

進(jìn)一步，111低位電流源陣列包括LSB<1,…,m>電流源陣列及LS<1,…,2m>開關(guān)陣列，其中，LSB<1>上端與電源相連，下端與開關(guān)LS<1>上端相連，并與開關(guān)LS<2>上端相連。開關(guān)LS<1>下端與OUTN相連，開關(guān)LS<1>的控制輸入信號(hào)為LK<1>。開關(guān)LS<2>下端與OUTP相連，開關(guān)LS<2>的控制輸入信號(hào)為LKB<1>。依次類推，可以得到LSB<2>,…,LSB<m>的連接方式。

本發(fā)明的顯著特點(diǎn)是擺脫了傳統(tǒng)DAC中幅值校正算法僅僅校正電流源的幅度誤差以及傳統(tǒng)動(dòng)態(tài)誤差的校正算法經(jīng)過重組優(yōu)化后的高位電流源之間的匹配誤差依然很大的問題，通過將103高位電流源陣列中電流源進(jìn)行拆分，增大了電流源重新匹配組合的基數(shù)，從而進(jìn)一步減小了高位電流源的動(dòng)態(tài)誤差范圍。最后，結(jié)合108隨機(jī)譯碼器可以進(jìn)一步降低與輸入碼相關(guān)的諧波失真，提高動(dòng)態(tài)性能。

綜上所述，本發(fā)明通過高位電流源陣列拆分，而后利用105動(dòng)態(tài)誤差檢測(cè)器檢測(cè)拆分后的高位電流源的動(dòng)態(tài)誤差并通過107電流源匹配組合控制邏輯進(jìn)行電流源陣列的重新組合，最后結(jié)合108隨機(jī)譯碼器進(jìn)行隨機(jī)譯碼，顯著提高電流舵型DAC的動(dòng)態(tài)性能。

附圖說明

圖1為本發(fā)明中基于電流舵型DAC的動(dòng)態(tài)誤差校正技術(shù)的結(jié)構(gòu)示意圖；

圖2為本發(fā)明中107電流源匹配組合控制邏輯的工作流程示意圖；

圖3為本發(fā)明中105動(dòng)態(tài)誤差檢測(cè)器的電路圖；

圖4為本發(fā)明中LSB部分電路圖。

具體實(shí)施方式

結(jié)合附圖，并以分段式H+L(MSB(Most Siginificant Bit，即最高有效位)為H bit，LSB為L bit)電流舵型DAC為例進(jìn)一步說明本發(fā)明。

該DAC中LSB為1個(gè)PMOS管(P型金屬-氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)組成的電流源，如圖4所示，第一PMOS管PM1柵端接V_BIAS，源端接VDD漏端接V_D。

本實(shí)施例由101譯碼器、102鎖存器、103高位電流源陣列、104高位電流源輸出控制邏輯、105動(dòng)態(tài)誤差檢測(cè)器、106模數(shù)轉(zhuǎn)換器、107電流源匹配組合控制邏輯及108隨機(jī)譯碼器組成，如圖1所示，其中，101譯碼器輸出端與108隨機(jī)譯碼器輸出端相連，并與102鎖存器輸入端相連，101譯碼器輸入端IN[1]的輸入信號(hào)為校正輸入碼，IN[2]的輸入信號(hào)為EN；102鎖存器輸出端與103高位電流源陣列輸入端相連，即102鎖存器輸出端信號(hào)K<1,…,2n>及KB<1,…,2n>分別用于賦予103高位電流源陣列中K<1>,…,K<2n>及KB<1>,…,KB<2n>信號(hào)值；103高位電流源陣列輸出端OUTN[1]、OUTP[1]、OUTN[2]、OUTP[2]、OUTN[2n-1]、OUTP[2n-1]、OUTN[2n]、OUTP[2n]分別與104高位電流源輸出控制邏輯輸入端INN[1]、INP[1]、INN[2]、INP[2]、INN[2n-1]、INP[2n-1]、INN[2n]、INP[2n]相連，103高位電流源陣列輸出端OUTN與112負(fù)載R2上端相連，103高位電流源陣列輸出端OUTP與112負(fù)載R1上端相連；104高位電流源輸出控制邏輯輸出端OUT[1]、OUT[2]分別與105動(dòng)態(tài)誤差檢測(cè)器輸入端IN[1]、IN[2]相連，104高位電流源輸出控制邏輯輸出端Ctrl端與103高位電流源陣列Ctrl<1,…,2n>端相連，104高位電流源輸出控制邏輯CLK端的輸入信號(hào)為CLK1；105動(dòng)態(tài)誤差檢測(cè)器輸出端與106模數(shù)轉(zhuǎn)換器輸入端IN相連；106模數(shù)轉(zhuǎn)換器輸出端與107電流源匹配組合控制邏輯輸入端相連，106模數(shù)轉(zhuǎn)換器CLK端的輸入信號(hào)為CLK2；107電流源匹配組合控制邏輯輸出端與108隨機(jī)譯碼器輸入端CONTROL相連，107電流源匹配組合控制邏輯CLK端的輸入信號(hào)為CLK3；109延時(shí)模塊輸入端為DAC低位輸入碼，輸出端與110鎖存器輸入端相連；110鎖存器輸出端與111低位電流源陣列輸入端相連。其中，LK<1,…,m>、LKB<1,…,m>信號(hào)分別用于控制開關(guān)LS<1,3,…,2m-1>、LS<2,4,…,2m>；111低位電流源陣列輸出端OUTN與112負(fù)載R2上端相連，并與103高位電流源陣列輸出端OUTN相連。111低位電流源陣列輸出端OUTP與112負(fù)載R1上端相連，并與103高位電流源陣列輸出端OUTP相連。112負(fù)載R1上端與104高位電流源輸出控制邏輯輸出端OUTP相連，并與111低位電流源陣列輸出端OUTP相連。112負(fù)載R2上端與104高位電流源輸出控制邏輯輸出端OUTN相連，并與111低位電流源陣列輸出端OUTN相連。R1和R2下端分別與地相連。

103高位電流源陣列包括電流源陣列MSB<1,…n>、SMSB<1,…,2n>、開關(guān)陣列SW<1,..,4n>及S<1,…,8n>。電流源MSB<1>被均分為兩部分形成SMSB<1>和SMSB<2>，依次類推，MSB<n>被均分成SMSB<2n-1>和SMSB<2n>。其中開關(guān)陣列SW<1>,…,SW<4n>控制信號(hào)為開關(guān)陣列S<1>,…,S<8n>的控制信號(hào)為K<1>,KB<1>,…,K<2n>,KB<2n>。電流源SMSB<1>上端與電源相連，下端與開關(guān)SW<1>上端相連，并與開關(guān)SW<2>上端相連。開關(guān)SW<1>下端與開關(guān)S<1>上端相連，并與開關(guān)S<2>上端相連，開關(guān)SW<1>的控制端輸入信號(hào)為Ctrl<1>。開關(guān)S<1>下端與OUTN[1]相連，開關(guān)S<1>的控制端輸入信號(hào)為K<1>。開關(guān)S<2>下端與OUTP[1]相連，開關(guān)S<2>的控制端輸入信號(hào)為KB<1>。開關(guān)SW<2>下端與開關(guān)S<3>上端相連，并與開關(guān)S<4>上端相連，開關(guān)SW<2>的控制端輸入信號(hào)為開關(guān)S<3>下端與OUTN相連，開關(guān)S<3>的控制端輸入信號(hào)為K<1>。開關(guān)S<4>下端與OUTP相連，開關(guān)S<4>的控制端輸入信號(hào)為KB<1>。依次類推，可以得到SMSB<2>,…,SMSB<2n>的連接方式。

111低位電流源陣列包括LSB<1,…,m>電流源陣列及LS<1,…,2m>開關(guān)陣列，其中，LSB<1>上端與電源相連，下端與開關(guān)LS<1>上端相連，并與開關(guān)LS<2>上端相連。開關(guān)LS<1>下端與OUTN相連，開關(guān)LS<1>的控制輸入信號(hào)為LK<1>。開關(guān)LS<2>下端與OUTP相連，開關(guān)LS<2>的控制輸入信號(hào)為LKB<1>。依次類推，可以得到LSB<2>,…,LSB<m>的連接方式。

具體校正工作流程即原理如下：

圖1為本實(shí)施例的結(jié)構(gòu)圖，其中103高位電流源陣列中的每個(gè)電流源MSB相同，均采用2^L個(gè)處于飽和區(qū)的相同PMOS管并聯(lián)，電流值為I_MSB。

首先，103高位電流源陣列由2^H-1個(gè)電流為I_MSB的電流源單元組成，將每個(gè)MSB電流源單元拆為兩個(gè)相同的單元，其電流值大小均為拆分完成后，共形成2*(2^H-1)個(gè)相同的電流值為的電流源單元，從而形成103高位電流源陣列中SMSB電流源陣列。

接著，在使能端EN使能下，校正輸入碼輸入到101譯碼器中進(jìn)行譯碼輸出，101譯碼器輸出端信號(hào)輸入到102鎖存器中轉(zhuǎn)換為差分信號(hào)K<1,…,2*(2^H-1)>、KB<1,…,2*(2^H-1)>用以控制103高位電流源陣列中開關(guān)陣列K<1>,KB<1>,…,K<2*(2^H-1)>,KB<2*(2^H-1)>。并在104高位電流源輸出控制邏輯時(shí)鐘CLK1及信號(hào)Ctrl<1,…,2*(2^H-1)>的作用下，將103高位電流源陣列中的第一個(gè)SMSB電流源單元即電流源SMSB<1>的電流連接到104高位電流源輸出控制邏輯輸出端OUT[1]，進(jìn)而連接到105動(dòng)態(tài)誤差檢測(cè)器的輸入端IN[1]作為誤差比較的基準(zhǔn)值。

然后將103高位電流源陣列中其余SMSB單元即SMSB<2,…,2*(2^H-1)>依次連接到104高位電流源輸出控制邏輯輸出端OUT[2]，進(jìn)而連接到105動(dòng)態(tài)誤差檢測(cè)器的輸入端IN[2]，依次與基準(zhǔn)電流單元SMSB<1>進(jìn)行比較，檢測(cè)出剩余2*(2^H-1)-1(即SMSB<2,…,2*(2^H-1)>)個(gè)電流源單元與基準(zhǔn)的相對(duì)誤差值。在106模數(shù)轉(zhuǎn)換器的作用下，所有經(jīng)105動(dòng)態(tài)誤差檢測(cè)器檢測(cè)出的相對(duì)誤差值被量化為數(shù)字碼，并將該數(shù)字碼存儲(chǔ)在107電流源匹配組合控制邏輯的寄存器中。

最后，在107電流源匹配組合控制邏輯的作用下，并以兩兩誤差和最小的原則將103高位電流源陣列中2*(2^H-1)個(gè)電流源SMSB<1,…,2*(2^H-1)>兩兩組合，形成2^H-1個(gè)電流值為I_MSB的電流源。此時(shí)，經(jīng)過將103高位電流源陣列中2^H-1個(gè)電流值為I_MSB的電流源MSB<1,…,2^H-1>拆分為2*(2^H-1)個(gè)電流值為的電流源，并根據(jù)其動(dòng)態(tài)誤差重新組合形成2^H-1個(gè)電流值為I_MSB的電流源后，組合后的2^H-1個(gè)電流值為I_MSB的電流源之間的動(dòng)態(tài)誤差匹配程度得以大幅度提升，通過108隨機(jī)譯碼器，將與輸入相關(guān)的諧波降低，從而可以較大幅度的提高電流舵DAC的動(dòng)態(tài)性能。

107電流源匹配組合控制邏輯的具體流程如圖2所示，包括以下步驟：

步驟201，將所有存儲(chǔ)在107電流源匹配組合控制邏輯寄存器中2*(2^H-1)個(gè)電流值為1/2*IMSB的電流源相對(duì)動(dòng)態(tài)誤差，記為E1，E2，…,E2*(2^H-1)。具體的，根據(jù)105動(dòng)態(tài)誤差檢測(cè)器檢測(cè)出的相對(duì)誤差值，106模數(shù)轉(zhuǎn)換器將其轉(zhuǎn)換為數(shù)字碼存儲(chǔ)在107電流源匹配組合控制邏輯寄存器中。每個(gè)誤差值E為矢量，由I分量和Q分量組成。

步驟202，根據(jù)E＝I²+Q²選出具有最大誤差值的電流源，序號(hào)記為R。

步驟203，根據(jù)(E_R+E_S)²＝(I_R+I_S)²+(Q_R+Q_S)²最小原則找出電流源S，使得R與S匹配形成一個(gè)MSB單元。

步驟204，在所有未做匹配的電流源序列中，將序列號(hào)R、S排除。

步驟205，判斷是否所有電流源完成匹配組合；是，則進(jìn)行步驟206。否，則進(jìn)行步驟202。

步驟206，匹配組合結(jié)束，根據(jù)寄存器存儲(chǔ)的匹配數(shù)據(jù)，在108隨機(jī)譯碼器控制端CONTROL的控制下，譯碼輸出將根據(jù)匹配的結(jié)果對(duì)高位輸入碼進(jìn)行譯碼，產(chǎn)生DAC輸出，校正算法結(jié)束。

在整個(gè)校正過程完成后，由于MSB根據(jù)動(dòng)態(tài)誤差的相對(duì)大小拆分重新組合，使得電流舵DAC在高速高精度時(shí)會(huì)降低時(shí)鐘抖動(dòng)、開關(guān)延時(shí)、開關(guān)失配、輸出信號(hào)占空比等動(dòng)態(tài)誤差的影響，在此基礎(chǔ)上利用隨機(jī)譯碼降低與輸入碼相關(guān)的諧波失真。因此，在該校正算法下，高速高精度電流舵DAC的動(dòng)態(tài)性能會(huì)有顯著提高。

圖3為105動(dòng)態(tài)誤差檢測(cè)器的具體結(jié)構(gòu)，器件連接如下：I_ref單元正端連接第一電容C1左端，并與第二電流源I₂及第二電阻R2正端相連。I_ref單元負(fù)端連接第二電容C2左端，并與第一電流源I₁及第一電阻R1正端相連。I_i單元正端連接第一電容C1左端，并與第二電流源I₂及第二電阻R2正端相連。I_i單元負(fù)端連接第二電容C2左端，并與第一電流源I₁及第一電阻R1正端相連。第一電容C1右端端連接第一NMOS管NM1和第二NMOS管NM2的漏端，可將I_i與I_ref的交流成分耦合到第一NMOS管NM1和第二NMOS管NM2的漏端。第二電容C2右端連接第三NMOS管和第四NMOS管的漏極，可將I_i與I_ref的交流成分耦合到第三NMOS管和第四NMOS管的漏極。第一電流源I₁正端與第一電阻R1的正端都連接到第一電容C1的左端，第一電流源I₁負(fù)端與第一電阻R1的負(fù)端都與地電位相連。第二電流源I₂正端與第二電阻R2的正端都連接到第二電容C2的左端，第二電流源I₂負(fù)端與第二電阻R2的負(fù)端都與地電位相連。其中，第一電流源I₁和第二電流源I₂用于分走一部分直流電流，從而降低第一電阻R1上的壓降，從而留有更多的電壓裕度。第一電阻R1和第二電阻R2用于提高小信號(hào)增益，進(jìn)而提高誤差檢測(cè)器的精度。第一NMOS管NM1漏端和第二NMOS管NM2漏端都連接到第一電容C1的右端，第一NMOS管NM1的柵極和第四NMOS管NM4的柵極都連接到LO的負(fù)端。第一NMOS管NM1和第二NMOS管NM2的源極都連接到OTA的正輸入端。第二NMOS管NM2的柵極和第三NMOS管NM3的柵極都連接到LO的正輸入端。第三NMOS管NM3的漏極和第四NMOS管NM4的漏極都連接到第二電容C2的右端。第三NMOS管NM3的源極和第四NMOS管NM4的源極都連接到OTA的負(fù)輸入端。其中，第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3和第四NMOS管NM4形成無源混頻器，可將通過第一電容C1和第二電容C2耦合過來的誤差交流信號(hào)轉(zhuǎn)換為一部分低頻信號(hào)，一部分中高頻信號(hào)。其中，低頻信號(hào)幅值占主要部分，中高頻幅值占次要部分。第三電容C3左端連接到OTA正輸入端，右端端連接到OTA負(fù)輸出端。第四電容C4左端連接到OTA負(fù)輸入端，右端連接到OTA的正輸出端。第三電阻R3左端連接到OTA的正輸入端，右端連接到OTA的負(fù)輸出端。第四電阻R4左端連接到OTA負(fù)輸入端，右端連接到OTA的正輸出端。OTA正輸入端連接到第一NMOS管NM1和第二NMOS管NM2的源端。OTA負(fù)輸入端連接到第三NMOS管NM3和第四NMOS管NM4的源極。其中，第三電容C3、第四電容C4、第三電阻R3、第四電阻R4和OTA形成有源濾波器，將經(jīng)無源混頻器形成的小信號(hào)中的較高頻成分濾除，留下主要的低頻成分。

綜上所述，本發(fā)明采用的動(dòng)態(tài)誤差校正方案利用高位電流源的拆分，進(jìn)而根據(jù)其動(dòng)態(tài)誤差最小的原則使得拆分后的電流源重組，從而有效地提高了高位電流源的匹配精度，最后結(jié)合隨機(jī)譯碼器進(jìn)一步降低諧波失真，使得電流舵型DAC在高速高精度下動(dòng)態(tài)性能得到顯著改善。