本發(fā)明涉及高速采樣領(lǐng)域，更具體的說(shuō)，是涉及一種高速采樣器。

背景技術(shù)：

采樣率是評(píng)判邏輯分析儀性能優(yōu)劣的重要指標(biāo)之一，它直接體現(xiàn)了邏輯分析儀抓取信號(hào)的能力，采樣率越高意味著時(shí)序分析分辨率越高。

目前，國(guó)內(nèi)邏輯分析儀的高速采樣主要采用多時(shí)鐘相位采樣方法，需要多個(gè)不同相位的時(shí)鐘才能實(shí)現(xiàn)高速采樣，但由于受到芯片工藝、鎖相環(huán)精度、輸出時(shí)鐘通道數(shù)量、布線資源等因素限制，造成采樣頻率很難突破4gsa/s。

技術(shù)實(shí)現(xiàn)要素：

有鑒于此，本發(fā)明提供了一種高速采樣器，用以提高采樣頻率，進(jìn)而彌補(bǔ)國(guó)產(chǎn)邏輯分析儀的采樣頻率難以超過(guò)4gsa/s的空白。

為實(shí)現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案：

一種高速采樣器，包括：

信號(hào)輸入模塊，用于接入信號(hào)數(shù)據(jù)，并通過(guò)n個(gè)通道傳輸所述信號(hào)數(shù)據(jù)；

n個(gè)分別與所述信號(hào)輸入模塊相連的延時(shí)矩陣模塊，其中，每一個(gè)所述延時(shí)矩陣模塊用于接收一個(gè)通道傳輸?shù)男盘?hào)數(shù)據(jù)，對(duì)所述信號(hào)數(shù)據(jù)進(jìn)行延時(shí)，獲得多個(gè)延時(shí)數(shù)據(jù)；

連接在每一個(gè)所述延時(shí)矩陣模塊上的同步模塊，所述同步模塊用于接收連接的所述延時(shí)矩陣模塊獲得的多個(gè)延時(shí)數(shù)據(jù)，對(duì)所述多個(gè)延時(shí)數(shù)據(jù)進(jìn)行高速同步采樣，獲得采樣數(shù)據(jù)；

與所述同步模塊連接的整合輸出模塊，用于接收到n個(gè)通道傳輸來(lái)的所述采樣數(shù)據(jù)時(shí)，整合并輸出第一信號(hào)數(shù)據(jù)，其中，所述第一信號(hào)數(shù)據(jù)為整合n個(gè)通道傳輸來(lái)的所述采樣數(shù)據(jù)的數(shù)據(jù)；

其中，n為正整數(shù)。

優(yōu)選地，所述延時(shí)矩陣模塊包括：

k個(gè)并行連接的列延時(shí)單元，所述k為正整數(shù)；

每一個(gè)所述列延時(shí)單元，用于對(duì)接收一個(gè)通道傳輸?shù)乃鲂盘?hào)數(shù)據(jù)進(jìn)行延時(shí)，獲得多個(gè)延時(shí)數(shù)據(jù)。

優(yōu)選地，所述列延時(shí)單元包括：

輸入延時(shí)單元和l個(gè)邏輯延時(shí)單元，所述l為正整數(shù)；其中：

所述輸入延時(shí)單元與第一個(gè)所述邏輯延時(shí)單元連接，用于控制所述信號(hào)數(shù)據(jù)到達(dá)第一個(gè)所述邏輯延時(shí)單元的時(shí)間，其中，所述時(shí)間為tdelay；

所述邏輯延時(shí)單元，用于依據(jù)延時(shí)值，對(duì)所述信號(hào)數(shù)據(jù)進(jìn)行相移延時(shí)，所述邏輯延時(shí)單元的延時(shí)值為tlogic，其中，l個(gè)所述邏輯延時(shí)單元串行連接；

所述輸入延時(shí)單元與l個(gè)所述邏輯延時(shí)單元構(gòu)成一個(gè)延時(shí)鏈，所述信號(hào)數(shù)據(jù)經(jīng)過(guò)所述延時(shí)鏈時(shí)，所述輸入延時(shí)單元與第一個(gè)所述邏輯延時(shí)單元的連接端、相鄰連接的兩個(gè)所述邏輯延時(shí)單元的連接端和最后一個(gè)所述邏輯延時(shí)單元的輸出端均為輸出抽頭，其中，在所述相鄰連接的兩個(gè)所述邏輯延時(shí)單元的連接端和最后一個(gè)所述邏輯延時(shí)單元的輸出端作為的輸出抽頭處，輸出經(jīng)所述邏輯延時(shí)單元延時(shí)后的延時(shí)數(shù)據(jù)。

優(yōu)選地，所述k個(gè)并行連接的列延時(shí)單元中，

一個(gè)當(dāng)前級(jí)列延時(shí)單元的輸入延時(shí)單元的延時(shí)時(shí)間與一個(gè)后級(jí)列延時(shí)單元的輸入延時(shí)單元的延時(shí)時(shí)間存在時(shí)間差，所述時(shí)間差滿足條件：

其中，tdelay1為當(dāng)前級(jí)列延時(shí)單元中輸入延時(shí)單元的延時(shí)時(shí)間，tdelay2為后級(jí)列延時(shí)單元中輸入延時(shí)單元的延時(shí)時(shí)間，tlogic為k個(gè)并行連接的列延時(shí)單元內(nèi)所有的所述邏輯延時(shí)單元中每一個(gè)的延時(shí)值，k為并行連接的列延時(shí)單元個(gè)數(shù)，k為正整數(shù)，且k大于等于2。

優(yōu)選地，所述邏輯延時(shí)單元，具體用于：

在所述邏輯延時(shí)單元的延時(shí)值tlogic滿足條件時(shí)，對(duì)所述信號(hào)數(shù)據(jù)進(jìn)行相移延時(shí)，所述條件為：

其中，tlogic為邏輯延時(shí)單元的延時(shí)值，tsystem為系統(tǒng)時(shí)鐘周期，j為列延時(shí)單元的延時(shí)鏈輸出抽頭的級(jí)數(shù)，且j為正整數(shù)。

優(yōu)選地，在所述同步模塊對(duì)所述多個(gè)延時(shí)數(shù)據(jù)進(jìn)行高速同步采樣，并獲得采樣數(shù)據(jù)時(shí)，所述同步模塊，具體用于：

采集多個(gè)延時(shí)數(shù)據(jù)在上升沿時(shí)刻的值，作為采樣數(shù)據(jù)。

優(yōu)選地，在所述同步模塊采集多個(gè)延時(shí)數(shù)據(jù)在上升沿時(shí)刻的值時(shí)，所述同步模塊，具體用于：

依據(jù)采樣頻率采集多個(gè)延時(shí)數(shù)據(jù)在上升沿時(shí)刻的值，所述采樣頻率為：

其中，所述k為并行連接的列延時(shí)單元個(gè)數(shù)，且k為正整數(shù)，j為列延時(shí)單元的延時(shí)鏈輸出抽頭的級(jí)數(shù)，tsystem為系統(tǒng)時(shí)鐘周期。

經(jīng)由上述的技術(shù)方案可知，與現(xiàn)有技術(shù)相比，本發(fā)明提供了一種高速采樣器，通過(guò)信號(hào)輸入模塊接入信號(hào)數(shù)據(jù)，并經(jīng)n個(gè)通道將所述接入的信號(hào)數(shù)+據(jù)分別傳輸?shù)絥個(gè)延時(shí)矩陣模塊中，每一個(gè)所述延時(shí)矩陣模塊對(duì)所述信號(hào)數(shù)據(jù)進(jìn)行延時(shí)，并獲得多個(gè)延時(shí)數(shù)據(jù)，再由連接在每一個(gè)所述延時(shí)矩陣模塊上的同步模塊對(duì)所述多個(gè)延時(shí)數(shù)據(jù)進(jìn)行高速同步采樣，實(shí)現(xiàn)了僅利用單個(gè)系統(tǒng)時(shí)鐘對(duì)延時(shí)后的多個(gè)數(shù)據(jù)進(jìn)行同步采樣，并獲得多個(gè)采樣數(shù)據(jù)的過(guò)程，所述獲得的多個(gè)采樣數(shù)據(jù)能夠等效于同時(shí)利用多個(gè)時(shí)鐘在不同相位下同時(shí)進(jìn)行采樣時(shí)獲得的采樣數(shù)據(jù)量，因此減少了采樣時(shí)鐘的數(shù)量與輸出通道，進(jìn)而也解決了現(xiàn)有技術(shù)中因采用多時(shí)鐘相位采樣方法卻受到芯片工藝、鎖相環(huán)精度、

布線資源等因素限制，造成采樣率很難突破4gsa/s的問(wèn)題。

附圖說(shuō)明

為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。

圖1為本發(fā)明實(shí)施例提供的一種高速采樣器的結(jié)構(gòu)示意圖；

圖2為本發(fā)明實(shí)施例提供的一種延時(shí)矩陣模塊的結(jié)構(gòu)示意圖；

圖3為本發(fā)明實(shí)施例提供的一種列延時(shí)單元的結(jié)構(gòu)示意圖；

圖4為本發(fā)明實(shí)施例提供的又一種延時(shí)矩陣模塊的結(jié)構(gòu)示意圖。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

本發(fā)明實(shí)施例公開(kāi)了一種高速采樣器的結(jié)構(gòu)示意圖，請(qǐng)參見(jiàn)附圖1，所述采樣器包括：

信號(hào)輸入模塊101，用于接入信號(hào)數(shù)據(jù)，并通過(guò)n個(gè)通道傳輸所述信號(hào)數(shù)據(jù)。

n個(gè)分別與所述信號(hào)輸入模塊101相連的延時(shí)矩陣模塊，其中，每一個(gè)所述延時(shí)矩陣模塊102，用于接收一個(gè)通道傳輸?shù)男盘?hào)數(shù)據(jù)，對(duì)所述信號(hào)數(shù)據(jù)進(jìn)行延時(shí)，獲得多個(gè)延時(shí)數(shù)據(jù)；

具體的，n個(gè)分別與所述信號(hào)輸入模塊101相連的延時(shí)矩陣模塊相互之間互不影響；其中，每一個(gè)所述延時(shí)矩陣模塊102在接收一個(gè)通道傳輸?shù)男盘?hào)數(shù)據(jù)后，對(duì)所述信號(hào)數(shù)據(jù)進(jìn)行物理延時(shí)，并獲得多個(gè)延時(shí)數(shù)據(jù)。

連接在每一個(gè)所述延時(shí)矩陣模塊102上的同步模塊103，所述同步模塊103用于接收連接的所述延時(shí)矩陣模塊102獲得的多個(gè)延時(shí)數(shù)據(jù)，對(duì)所述多個(gè)延時(shí)數(shù)據(jù)進(jìn)行高速同步采樣，獲得采樣數(shù)據(jù)；

具體的，所述高速采樣器中包含n個(gè)同步模塊，每個(gè)同步模塊103之間互不影響，且連接在每一個(gè)所述延時(shí)矩陣模塊102上的同步模塊103對(duì)接收到的多個(gè)延時(shí)數(shù)據(jù)進(jìn)行同步采樣，進(jìn)而等效于所述信號(hào)數(shù)據(jù)在多個(gè)時(shí)鐘相位上同時(shí)采樣，提高了采樣頻率。

與所述同步模塊連接的整合輸出模塊104，用于接收到n個(gè)通道傳輸來(lái)的所述采樣數(shù)據(jù)時(shí)，整合并輸出第一信號(hào)數(shù)據(jù)，其中，所述第一信號(hào)數(shù)據(jù)為整合n個(gè)通道傳輸來(lái)的所述采樣數(shù)據(jù)的數(shù)據(jù)；

具體的，分別與n個(gè)所述同步模塊連接的所述整合輸出模塊104，在接收到從n個(gè)所述同步模塊經(jīng)過(guò)n個(gè)通道分別傳輸來(lái)的所述采樣數(shù)據(jù)后，先對(duì)所述采樣數(shù)據(jù)進(jìn)行重新排序，再將所述排序后得到的采樣數(shù)據(jù)整合成第一信號(hào)數(shù)據(jù)，并輸出所述第一信號(hào)數(shù)據(jù)以供存儲(chǔ)。

其中，n為正整數(shù)。

本發(fā)明實(shí)施例公開(kāi)的高速采樣器中，所述信號(hào)輸入模塊101接入信號(hào)數(shù)據(jù)，并通過(guò)n個(gè)通道分發(fā)到n個(gè)分別與所述信號(hào)輸入模塊101相連的延時(shí)矩陣模塊中，每一個(gè)所述延時(shí)矩陣模塊102將接收到的所述信號(hào)數(shù)據(jù)進(jìn)行延時(shí)，獲得多個(gè)延時(shí)數(shù)據(jù)，之后，連接在每一個(gè)所述延時(shí)矩陣模塊102上的同步模塊103對(duì)所述接收的多個(gè)延時(shí)數(shù)據(jù)進(jìn)行同步采樣，并獲得采樣數(shù)據(jù)，所述整合輸出模塊104則在接收到從n個(gè)所述同步模塊經(jīng)過(guò)n個(gè)通道分別傳輸來(lái)的所述采樣數(shù)據(jù)后，整合并輸出第一信號(hào)數(shù)據(jù)，進(jìn)而能夠等效成多個(gè)時(shí)鐘相位進(jìn)行同時(shí)采樣，減少了輸出時(shí)鐘的通道數(shù)量及布線條數(shù)，提高了采樣頻率，并彌補(bǔ)了國(guó)產(chǎn)邏輯分析儀的采樣頻率很難突破4gsa/s的空白。

可選地，請(qǐng)參閱附圖2中公開(kāi)的延時(shí)矩陣模塊，每一個(gè)所述延時(shí)矩陣模塊102包括：

k個(gè)并行連接的列延時(shí)單元，所述k為正整數(shù)；

其中，每一個(gè)所述列延時(shí)單元201，用于對(duì)接收一個(gè)通道傳輸來(lái)的所述信號(hào)數(shù)據(jù)進(jìn)行延時(shí)，獲得多個(gè)延時(shí)數(shù)據(jù)；

具體的，所述k個(gè)并行連接的列延時(shí)單元在同時(shí)分別接收到由一個(gè)通道傳輸來(lái)的信號(hào)數(shù)據(jù)后，分別對(duì)所述信號(hào)數(shù)據(jù)進(jìn)行同時(shí)的物理延時(shí)，使每一個(gè)所述列延時(shí)單元201能夠獲得多個(gè)延時(shí)數(shù)據(jù)。

本發(fā)明實(shí)施例公開(kāi)的高速采樣器中，通過(guò)k個(gè)并行連接的列延時(shí)單元對(duì)分別接收到的由一個(gè)通道傳輸來(lái)的信號(hào)數(shù)據(jù)進(jìn)行同時(shí)延時(shí)，并獲得多個(gè)延時(shí)數(shù)據(jù)，再經(jīng)由一個(gè)所述同步模塊103對(duì)所述延時(shí)數(shù)據(jù)進(jìn)行同步采樣，進(jìn)而等效于對(duì)所述信號(hào)數(shù)據(jù)進(jìn)行相移延時(shí)，以實(shí)現(xiàn)高速采樣。

可選地，請(qǐng)參閱附圖3中公開(kāi)的列延時(shí)單元，每一個(gè)所述列延時(shí)單元201包括：

輸入延時(shí)單元301和l個(gè)邏輯延時(shí)單元，所述l為正整數(shù)；

所述輸入延時(shí)單元301與第一個(gè)所述邏輯延時(shí)單元連接，用于控制所述信號(hào)數(shù)據(jù)到達(dá)第一個(gè)所述邏輯延時(shí)單元的時(shí)間，其中，所述時(shí)間為tdelay；

具體的，所述輸入延時(shí)單元301由器件的i/o延時(shí)線構(gòu)成，其中，所述器件可以為fpga。

每一個(gè)所述邏輯延時(shí)單元302，用于依據(jù)延時(shí)值，對(duì)所述信號(hào)數(shù)據(jù)進(jìn)行相移延時(shí)，所述邏輯延時(shí)單元的延時(shí)值為tlogic，其中，l個(gè)所述邏輯延時(shí)單元串行連接；

具體的，在所述輸入延時(shí)單元301與第一個(gè)所述邏輯延時(shí)單元的一側(cè)連接時(shí)，第一個(gè)所述邏輯延時(shí)單元的另一側(cè)與第二個(gè)所述邏輯延時(shí)單元的一側(cè)連接，直到與最后一個(gè)所述邏輯延時(shí)單元的一側(cè)連接為止；

其次，所述l個(gè)邏輯延時(shí)單元由器件的組合邏輯和布線資源構(gòu)成，并根據(jù)器件工藝特性可將所述邏輯延時(shí)單元的延時(shí)值tlogic控制為固定的一個(gè)值，且所述值的單位通常為皮秒級(jí)，其中，所述器件可以為fpga。

所述輸入延時(shí)單元301與l個(gè)所述邏輯延時(shí)單元構(gòu)成延時(shí)鏈，所述信號(hào)數(shù)據(jù)經(jīng)過(guò)所述延時(shí)鏈時(shí)，所述輸入延時(shí)單元301與第一個(gè)所述邏輯延時(shí)單元的連接端、相鄰連接的兩個(gè)所述邏輯延時(shí)單元的連接端和最后一個(gè)所述邏輯延時(shí)單元的輸出端均為輸出抽頭，其中，在所述相鄰連接的兩個(gè)所述邏輯延時(shí)單元的連接端和最后一個(gè)所述邏輯延時(shí)單元的輸出端作為的輸出抽頭處，輸出經(jīng)所述邏輯延時(shí)單元延時(shí)后的延時(shí)數(shù)據(jù)；

具體的，在每一個(gè)所述列延時(shí)單元201接收到由一個(gè)通道傳輸來(lái)的信號(hào)數(shù)據(jù)時(shí)，所述信號(hào)數(shù)據(jù)經(jīng)所述列延時(shí)單元201中的輸入延時(shí)單元301傳輸?shù)降谝粋€(gè)所述邏輯延時(shí)單元，并在經(jīng)過(guò)第一個(gè)所述邏輯延時(shí)單元后，傳輸?shù)降诙€(gè)所述邏輯延時(shí)單元之前，所述信號(hào)數(shù)據(jù)進(jìn)行tlogic延時(shí)后抽頭輸出，輸出的數(shù)據(jù)則作為一個(gè)延時(shí)數(shù)據(jù)，之后，所述信號(hào)數(shù)據(jù)通過(guò)第二個(gè)所述邏輯延時(shí)單元繼續(xù)傳輸，直到傳輸?shù)阶詈笠粋€(gè)所述邏輯延時(shí)單元為止，此時(shí)，所述信號(hào)數(shù)據(jù)已經(jīng)過(guò)j級(jí)抽頭輸出，獲得了j-1個(gè)延時(shí)數(shù)據(jù)，且相鄰的兩個(gè)所述延時(shí)數(shù)據(jù)之間相差的延時(shí)時(shí)間為tlogic，所述j為列延時(shí)單元的延時(shí)鏈輸出抽頭的級(jí)數(shù)，且j為正整數(shù)；

其次，為了使在同一相位下獲得的多個(gè)延時(shí)數(shù)據(jù)能夠同時(shí)被所述同步模塊103進(jìn)行全部采樣，且保證數(shù)據(jù)相位穩(wěn)定，需要在所述邏輯延時(shí)單元的延時(shí)值tlogic滿足條件：

時(shí)，再對(duì)所述信號(hào)數(shù)據(jù)進(jìn)行相移延時(shí)，其中，tlogic為邏輯延時(shí)單元的延時(shí)值，tsystem為系統(tǒng)時(shí)鐘周期，j為列延時(shí)單元的延時(shí)鏈輸出抽頭的級(jí)數(shù)，且j為正整數(shù)。

本發(fā)明實(shí)施例公開(kāi)的高速采樣器中，在所述邏輯延時(shí)單元的延時(shí)值tlogic滿足條件：時(shí)，k個(gè)并行連接的列延時(shí)單元分別接收由一個(gè)通道傳輸來(lái)的信號(hào)數(shù)據(jù)，之后，每一個(gè)所述列延時(shí)單元201通過(guò)各自所述延時(shí)鏈中的所述輸入延時(shí)單元301和l個(gè)所述邏輯延時(shí)單元對(duì)所述信號(hào)數(shù)據(jù)進(jìn)行串行傳輸，并在所述相鄰連接的兩個(gè)所述邏輯延時(shí)單元的連接端和最后一個(gè)所述邏輯延時(shí)單元的輸出端作為的輸出抽頭處，輸出經(jīng)所述邏輯延時(shí)單元延時(shí)tlogic后的多個(gè)延時(shí)數(shù)據(jù)，進(jìn)而使得在同一相位下提供了多個(gè)以供采樣的延時(shí)數(shù)據(jù)，降低了芯片工藝及輸出時(shí)鐘通道數(shù)量等因素的限制，最終實(shí)現(xiàn)采樣頻率的提高。

本發(fā)明實(shí)施例還公開(kāi)了一種高速采樣器的結(jié)構(gòu)示意圖，同樣參見(jiàn)附圖1，所述采樣器包括：

信號(hào)輸入模塊101，n個(gè)分別與所述信號(hào)輸入模塊101相連的延時(shí)矩陣模塊，連接在每一個(gè)所述延時(shí)矩陣模塊102上的同步模塊103以及與n個(gè)所述同步模塊連接的整合輸出模塊104；

其中，每一個(gè)所述延時(shí)矩陣模塊102中包括k個(gè)并行連接的列延時(shí)單元，所述k為正整數(shù)，且大于等于2，每一個(gè)所述列延時(shí)單元包括輸入延時(shí)單元和l個(gè)邏輯延時(shí)單元，所述l為正整數(shù)；

具體的，在一個(gè)所述延時(shí)矩陣102中至少有2個(gè)并行連接的列延時(shí)單元時(shí)，由于受器件工藝限制，所述邏輯延時(shí)單元的延時(shí)值tlogic可能達(dá)不到最小延時(shí)要求，進(jìn)而使得k個(gè)并行連接的列延時(shí)單元對(duì)所述信號(hào)數(shù)據(jù)在同一相位下進(jìn)行了重復(fù)性的相移延時(shí)，使在不同相位下獲得的所述延時(shí)數(shù)據(jù)的數(shù)量減少，從而無(wú)法實(shí)現(xiàn)預(yù)期需要等效的時(shí)鐘相位數(shù)量，最終難以實(shí)現(xiàn)采樣頻率的提高，因而，在k個(gè)并行連接的列延時(shí)單元中，將相鄰兩個(gè)并行連接的列延時(shí)單元之間，位置排在前一個(gè)的所述列延時(shí)單元定為當(dāng)前級(jí)列延時(shí)單元，如r1，位置排在所述當(dāng)前級(jí)列延時(shí)單元后一個(gè)的所述列延時(shí)單元定為后級(jí)列延時(shí)單元，如r2，而一個(gè)當(dāng)前級(jí)列延時(shí)單元的輸入延時(shí)單元的延時(shí)時(shí)間與一個(gè)后級(jí)列延時(shí)單元的輸入延時(shí)單元的延時(shí)時(shí)間存在時(shí)間差，所述時(shí)間差在滿足條件：

時(shí)，通過(guò)所述當(dāng)前級(jí)列延時(shí)單元的輸入延時(shí)單元與后級(jí)列延時(shí)單元的輸入延時(shí)單元分別控制所述信號(hào)數(shù)據(jù)到達(dá)各自的邏輯延時(shí)單元的延時(shí)時(shí)間，進(jìn)而能夠獲得多時(shí)鐘相位下的多個(gè)延時(shí)數(shù)據(jù)，其中tdelay1為當(dāng)前級(jí)列延時(shí)單元中輸入延時(shí)單元的延時(shí)時(shí)間，tdelay2為后級(jí)列延時(shí)單元中輸入延時(shí)單元的延時(shí)時(shí)間，tlogic為k個(gè)并行連接的列延時(shí)單元內(nèi)所有的所述邏輯延時(shí)單元中每一個(gè)的延時(shí)值，k為并行連接的列延時(shí)單元個(gè)數(shù)，k為正整數(shù)，且k大于等于2。

一個(gè)所述同步模塊103，用于接收連接的一個(gè)所述延時(shí)矩陣模塊102獲得的多個(gè)延時(shí)數(shù)據(jù)，并對(duì)所述多個(gè)延時(shí)數(shù)據(jù)進(jìn)行高速同步采樣，獲得采樣數(shù)據(jù)；

具體的，所述同步模塊103在接收到所述多個(gè)延時(shí)數(shù)據(jù)時(shí)，采集多個(gè)延時(shí)數(shù)據(jù)在時(shí)鐘上升沿時(shí)刻的值，作為采樣數(shù)據(jù)。

其次，由于所述高速采樣器自身的組成結(jié)構(gòu)，導(dǎo)致所述信號(hào)數(shù)據(jù)在經(jīng)過(guò)一個(gè)所述同步模塊103時(shí)，得到的采樣數(shù)據(jù)等同于所述同步模塊103依據(jù)采樣頻率采集多個(gè)延時(shí)數(shù)據(jù)在上升沿時(shí)刻的值。

本發(fā)明實(shí)施例公開(kāi)的高速采樣器中，通過(guò)在所述延時(shí)矩陣中的k個(gè)并行連接的列延時(shí)單元中設(shè)置相鄰的兩個(gè)所述列延時(shí)單元中的輸入延時(shí)單元的時(shí)間差實(shí)現(xiàn)錯(cuò)位拼接時(shí)，采集多個(gè)延時(shí)數(shù)據(jù)在時(shí)鐘上升沿時(shí)刻的值，作為采樣數(shù)據(jù)，進(jìn)而使得所述采樣器采樣得到的數(shù)據(jù)的采樣頻率能夠達(dá)到并采用較少的輸出時(shí)鐘的通道數(shù)量實(shí)現(xiàn)了高速采樣的目的。

下面結(jié)合附圖4對(duì)本發(fā)明實(shí)施例的技術(shù)方案涉及的一些可能的應(yīng)用場(chǎng)景進(jìn)行舉例介紹。圖4為本發(fā)明實(shí)施例公開(kāi)的又一種高速采樣器中延時(shí)矩陣模塊的結(jié)構(gòu)示意圖。

如圖4舉例所示，在高速采樣器中，一個(gè)所述延時(shí)矩陣模塊102中由2個(gè)并行連接的列延時(shí)單元組成，分別為r1和r2，且每個(gè)列延時(shí)單元中包含一個(gè)輸入延時(shí)單元和4個(gè)邏輯延時(shí)單元，當(dāng)從所述信號(hào)輸入模塊101中接收到一個(gè)通道傳輸來(lái)的信號(hào)數(shù)據(jù)時(shí)，所述延時(shí)矩陣模塊102將所述信號(hào)數(shù)據(jù)同時(shí)傳輸?shù)剿霾⑿羞B接的列延時(shí)單元r1和r2中，之后所述列延時(shí)單元r1和r2通過(guò)自身構(gòu)成的延時(shí)鏈中的輸入延時(shí)單元4011和4021將所述信號(hào)數(shù)據(jù)分別傳輸?shù)礁髯缘倪壿嬔訒r(shí)單元，并由各自的所述邏輯延時(shí)單元按照連接順序依次串行傳輸所述信號(hào)數(shù)據(jù)直到最后一個(gè)所述邏輯延時(shí)單元和為止。

其中，在所述并行連接的列延時(shí)單元r1中，所述信號(hào)數(shù)據(jù)在所述輸入延時(shí)單元4011與第一個(gè)所述邏輯延時(shí)單元4012之間的連接端、所述邏輯延時(shí)單元4012與所述邏輯延時(shí)單元4013之間的連接端、所述邏輯延時(shí)單元4013與所述邏輯延時(shí)單元4014之間的連接端、所述邏輯延時(shí)單元4014與所述邏輯延時(shí)單元4015之間的連接端以及最后一個(gè)所述邏輯延時(shí)單元4015之后均進(jìn)行tlogic延時(shí)后抽頭輸出，以獲得多個(gè)所述延時(shí)數(shù)據(jù)。

同時(shí)，所述列延時(shí)單元r2中的所述信號(hào)數(shù)據(jù)傳輸過(guò)程中獲得多個(gè)所述延時(shí)數(shù)據(jù)的過(guò)程與所述列延時(shí)單元r1中獲得多個(gè)所述延時(shí)數(shù)據(jù)的過(guò)程一致，進(jìn)而得到所述列延時(shí)單元r1的延時(shí)數(shù)據(jù)1、3、5、7、9和所述列延時(shí)單元r2的延時(shí)數(shù)據(jù)2、4、6、8、10，之后，將獲得的所述多個(gè)延時(shí)數(shù)據(jù)傳輸?shù)脚c所述延時(shí)矩陣模塊102連接的所述同步模塊103，進(jìn)行高速同步采樣，獲得采樣數(shù)據(jù)1、3、5、7、9、2、4、6、8、10，并將所述采樣數(shù)據(jù)經(jīng)一個(gè)通道傳輸?shù)秸陷敵瞿K104，由所述整合輸出模塊104對(duì)所述采樣數(shù)據(jù)1、3、5、7、9、2、4、6、8、10進(jìn)行重新排序，獲得排序后的數(shù)據(jù)：1、2、3、4、5、6、7、8、9、10，并與其他同步模塊傳輸來(lái)的經(jīng)重新排序后的采樣數(shù)據(jù)整合，再輸出以供存儲(chǔ)，此時(shí)高速采樣器采樣得到的采樣數(shù)據(jù)就等效于依據(jù)采樣頻率：

進(jìn)行采樣后的結(jié)果，進(jìn)而提高了采樣頻率。

對(duì)所公開(kāi)的實(shí)施例的上述說(shuō)明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對(duì)這些實(shí)施例的多種修改對(duì)本領(lǐng)域的專(zhuān)業(yè)技術(shù)人員來(lái)說(shuō)將是顯而易見(jiàn)的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實(shí)施例中實(shí)現(xiàn)。因此，本發(fā)明將不會(huì)被限制于本文所示的這些實(shí)施例，而是要符合與本文所公開(kāi)的原理和新穎特點(diǎn)相一致的最寬的范圍。