本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體而言涉及io接收機(jī)。

背景技術(shù)：

輸入輸出(io)接收機(jī)是內(nèi)部芯片和外部芯片之間的接口，主要功能是發(fā)射或接收數(shù)字/模擬信號(hào)。因?yàn)閕o接收機(jī)將io信號(hào)變換為芯片內(nèi)部(core)信號(hào)，所以通常電源的掉電順序是首先core電源掉電，然后io電源掉電。然而，在io電源突然掉電的情況下以及對(duì)于具有相反掉電順序的應(yīng)用，在core電源保持打開但io電源掉電期間將存在core電源漏電流。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明提供一種io接收機(jī)，所述io接收機(jī)包括依次串聯(lián)連接的第一傳輸門、第一反相器、第二反相器、第二傳輸門、第三反相器以及第四反相器，其中，所述第一反相器和所述第二反相器由第一電源供電；所述第三反相器和所述第四反相器由第二電源供電；所述第一傳輸門的pmos晶體管的柵極連接到第一信號(hào)引腳，所述第一傳輸門的nmos晶體管的柵極連接到第二信號(hào)引腳，第一信號(hào)和第二信號(hào)是io信號(hào)，邏輯互為相反；以及所述第二傳輸門的pmos晶體管的柵極連接到第三電源，所述第二傳輸門的nmos晶體管的柵極連接到所述第一電源。

在本發(fā)明的一個(gè)實(shí)施例中，所述io接收機(jī)還包括第三晶體管和第四晶體管，所述第三晶體管用于在所述io接收機(jī)禁用時(shí)將所述第一傳輸門的輸出下拉到邏輯低，所述第四晶體管用于在所述io接收機(jī)禁用時(shí)將所述第二傳輸門的輸出下拉到邏輯低。

在本發(fā)明的一個(gè)實(shí)施例中，所述第三晶體管和所述第四晶體管均為nmos晶體管。

在本發(fā)明的一個(gè)實(shí)施例中，所述第三晶體管的柵極連接到所述第一信號(hào)引腳，所述第三晶體管的漏極連接到所述第一傳輸門的輸出，所述第三晶體管的源極連接到地，所述第四晶體管的漏極連接到所述第二傳輸門的輸出，所述第四晶體管的源極連接到地。

在本發(fā)明的一個(gè)實(shí)施例中，所述第四晶體管的柵極連接到第三信號(hào)引腳，所述第三信號(hào)引腳與所述第一信號(hào)引腳具有相同的邏輯，第三信號(hào)是core信號(hào)。

在本發(fā)明的一個(gè)實(shí)施例中，所述io接收機(jī)還包括第五反相器，所述第五反相器由所述第二電源供電，所述第五反相器的輸入連接到所述第二信號(hào)引腳，所述第五反相器的輸出連接到所述第四晶體管的柵極。

在本發(fā)明的一個(gè)實(shí)施例中，所述第二傳輸門的pmos晶體管的襯底連接到所述第一電源，所述第二傳輸門的nmos晶體管的襯底連接到地。

在本發(fā)明的一個(gè)實(shí)施例中，所述第三晶體管的襯底和所述第四晶體管的襯底均連接到地。

在本發(fā)明的一個(gè)實(shí)施例中，所述第一電源為io電源，所述第二電源為core電源。

基于本發(fā)明所提供的io接收機(jī)，當(dāng)在core電源保持打開并且io接收機(jī)被使能時(shí)發(fā)生io電源掉電時(shí)，可以減少core電源的漏電流，同時(shí)保持io接收機(jī)的性能不變。

附圖說明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。

附圖中：

圖1示出了現(xiàn)有的io接收機(jī)的電路結(jié)構(gòu)的示意圖；

圖2示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的io接收機(jī)的電路結(jié)構(gòu)的示意圖；

圖3示出了當(dāng)在core電源保持打開并且io接收機(jī)使能時(shí)發(fā)生io電源掉電的情況下圖1所示的io接收機(jī)和圖2所示的io接收機(jī)各自 的core電源漏電流仿真對(duì)比圖；

圖4示出了根據(jù)本發(fā)明另一個(gè)實(shí)施例的io接收機(jī)的電路結(jié)構(gòu)的示意圖；以及

圖5示出了當(dāng)在core電源保持打開并且io接收機(jī)使能時(shí)發(fā)生io電源掉電的情況下圖1所示的io接收機(jī)和圖4所示的io接收機(jī)各自的core電源漏電流仿真對(duì)比圖。

具體實(shí)施方式

在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。

應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實(shí)施，而不應(yīng)當(dāng)解釋為局限于這里提出的實(shí)施例。相反地，提供這些實(shí)施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。

在此使用的術(shù)語的目的僅在于描述具體實(shí)施例并且不作為本發(fā)明的限制。在此使用時(shí)，單數(shù)形式的“一”、“一個(gè)”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語“組成”和/或“包括”，當(dāng)在該說明書中使用時(shí)，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個(gè)或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時(shí)，術(shù)語“和/或”包括相關(guān)所列項(xiàng)目的任何及所有組合。

為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟以及詳細(xì)的結(jié)構(gòu)，以便闡釋本發(fā)明提出的技術(shù)方案。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。

在現(xiàn)有的io接收機(jī)中，通常采用core信號(hào)引腳控制io接收機(jī)使能(enable)或禁用(disable)。在此，采用傳輸門之后兩個(gè)串聯(lián)的io反相器以及兩個(gè)串聯(lián)的core反相器作為io接收機(jī)的基本機(jī)構(gòu)。圖1示出了現(xiàn)有的io接收機(jī)100的電路結(jié)構(gòu)的示意圖。如圖1所示，io接收機(jī)100包括由iopmos晶體管m1和ionmos晶體管m2組成 傳輸門、兩個(gè)串聯(lián)的io反相器(inv_io)i1和i2以及兩個(gè)串聯(lián)的core反相器(inv_c)i3和i4。

其中，core信號(hào)引腳ie用于控制io接收機(jī)使能或禁用。iecn是內(nèi)部core信號(hào)，與ie的邏輯相反；iep是內(nèi)部io信號(hào)，與ie的邏輯相同；ien是內(nèi)部io信號(hào)，與ie的邏輯相反。iecn通常由ie輸入通過奇數(shù)個(gè)core反相器產(chǎn)生，ien和iep通常由ie輸入通過電平位移器和/或io緩沖器產(chǎn)生。此處，將電路簡(jiǎn)化為一個(gè)實(shí)例(lvl)i0(i0)，如圖1右側(cè)所示。

當(dāng)io電源(vddio)和core電源(vdd)均打開時(shí)，當(dāng)ie為邏輯高，iep為邏輯高，iecn和ien為邏輯低，傳輸門被使能，m3(ionmos)和m4(ionmos)截止，v(c)跟隨v(pad)的邏輯，io接收機(jī)被使能；當(dāng)ie為邏輯低，iep為邏輯低，iecn和ien為邏輯高，傳輸門被禁用，m3和m4導(dǎo)通，v(net1)和v(net2)被下拉到邏輯低，不管v(pad)如何，v(c)保持邏輯低，io接收機(jī)被禁用。

然而，當(dāng)在core電源保持打開和io接收機(jī)被使能時(shí)發(fā)生io電源掉電，如果ie引腳不能檢測(cè)到io電源掉電并且仍保持邏輯高，那么，當(dāng)io電源電壓降低到從vth(mn0)到vdd-vth(mp0)的電壓范圍時(shí)，在core電源上將存在明顯的漏電流。

根據(jù)現(xiàn)有技術(shù)的上述不足，本發(fā)明提供一種io接收機(jī)，所述io接收機(jī)在現(xiàn)有io接收機(jī)的io電路和core電路之間加入傳輸門，下面通過實(shí)施例具體描述該io接收機(jī)。

圖2示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的io接收機(jī)200的電路結(jié)構(gòu)的示意圖。如圖2所示，io接收機(jī)200包括依次串聯(lián)連接的第一傳輸門、第一反相器i1、第二反相器i2、第二傳輸門、第三反相器i3以及第四反相器i4。

其中，第一反相器i1和第二反相器i2由第一電源供電，示例性地，第一電源為io電源vddio。第一反相器i1和第二反相器i2由io電源供電，因此，第一反相器i1和第二反相器i2也稱為io反相器，其組成的電路部分也稱為io電路部分。第三反相器i3和第四反相器i4由第二電源供電，示例性地，第二電源為core電源vdd。第三反相器i3和第四反相器i4由core電源供電，因此，第三反相器i3 和第四反相器i4也稱為core反相器，其組成的電路部分也稱為core電路部分。其中，第三反相器i3由pmos晶體管mp0和nmos晶體管mn0組成，在圖2的左下角示例性地示出了其示意圖。本領(lǐng)域普通技術(shù)人員可以理解io接收機(jī)的其他反相器的結(jié)構(gòu)，此處不再贅述。

第一傳輸門由pmos晶體管m1和nmos晶體管m2組成，m1的柵極連接到第一信號(hào)引腳ien，m2的柵極連接到第二信號(hào)引腳iep。第二傳輸門由pmos晶體管mp1和nmos晶體管mn1組成，mp1的柵極連接到第三電源，mn1的柵極連接到第一電源。示例性地，第三電源為供電電源vddc。mp1的襯底連接到第一電源，mn1的襯底連接到地。

io接收機(jī)200采用core信號(hào)引腳ie控制其使能或禁用。iecn是內(nèi)部core信號(hào)，與ie的邏輯相反；iep是內(nèi)部io信號(hào)，與ie的邏輯相同；ien是內(nèi)部io信號(hào)，與ie的邏輯相反。iecn通常由ie輸入通過奇數(shù)個(gè)core反相器產(chǎn)生，ien和iep通常由ie輸入通過電平位移器和/或io緩沖器產(chǎn)生。io接收機(jī)200的這部分電路可以簡(jiǎn)化為一個(gè)實(shí)例(i0)，如圖2右側(cè)所示。

io接收機(jī)200還包括第三晶體管m3和第四晶體管m4，m3用于在io接收機(jī)200禁用時(shí)將第一傳輸門的輸出下拉到邏輯低，m4用于在io接收機(jī)200禁用時(shí)將第二傳輸門的輸出下拉到邏輯低。示例性地，m3和m4均為nmos晶體管。

其中，m3的柵極連接到第一信號(hào)引腳ien，漏極連接到第一傳輸門的輸出，源極連接到地。m4的柵極連接到第三信號(hào)引腳iecn，漏極連接到第二傳輸門的輸出，源極連接到地。第三晶體管m3的襯底和第四晶體管m4的襯底均連接到地。第一信號(hào)引腳ien與第二信號(hào)引腳iep的邏輯相反，第一信號(hào)引腳ien與第三信號(hào)引腳iecn的邏輯相同。

在io電源掉電期間，如果io接收機(jī)被使能并且core電源(vdd)保持打開，ie和iep為邏輯高，ien和iecn為邏輯低，m3和m4截止。節(jié)點(diǎn)net0處的電壓v(net0)跟隨io接收機(jī)輸入端的電壓v(pad)，并且它們的邏輯高的電壓電平與下電過程中減小的vddio相同。

如果第二傳輸門的晶體管mn1導(dǎo)通，即滿足vs≤vg-vth，則需要滿足vs≤vddio-vth。

如果第二傳輸門的晶體管mp1導(dǎo)通，即滿足vs≥vg+vth，則需要滿足vs≥vddc+vth。

因此，隨著vddio減小，晶體管mp1和mn1組成的傳輸門可以屏蔽vddio-vth(mn1)～vddc+vth(mp1)的輸入電壓范圍。因?yàn)閏ore電源漏電流發(fā)生在當(dāng)v(net0)降低到vth(mn0)～vdd-vth(mp0)的范圍，所以第二傳輸門的輸入電壓屏蔽范圍要調(diào)到這個(gè)范圍里以盡可能減少漏電流。

當(dāng)vdd低到足以使vdd-vth(mp0)-vth(mn1)≤vth(mn0)，vddc＝vdd-vth(mp0)-vth(mp1)，晶體管mp1和mn1組成的傳輸門可以屏蔽從vth(mn0)到vdd-vth(mp0)的輸入電壓范圍，并且晶體管m4的柵極連接到第三信號(hào)引腳iecn(參見圖2)。這樣，當(dāng)io接收機(jī)被使能時(shí)在io電源電壓減小過程中core電源漏電流被大大減少。

因?yàn)関ddc遠(yuǎn)遠(yuǎn)小于vddio，當(dāng)io電源保持打開，節(jié)點(diǎn)net2處的電壓v(net2)的范圍是0～vddio，因此io接收機(jī)的性能不變。

圖3示出了當(dāng)在core電源保持打開并且io接收機(jī)使能時(shí)發(fā)生io電源掉電的情況下圖1所示的io接收機(jī)和圖2所示的io接收機(jī)各自的core電源漏電流仿真對(duì)比圖。在圖3中，共包括6個(gè)波形，其從上到下含義依次為：第一個(gè)波形是io電源電壓vddio在100微秒內(nèi)從3.6v降低到0v的電壓波形；第二個(gè)波形是由于io接收機(jī)被使能所以邏輯高電平跟隨vddio的v(pad)的電壓波形；第三個(gè)波形是core電源vdd保持在1.21v、供電電源vddc為0.4v的電壓波形；第四個(gè)波形是圖2所示電路結(jié)構(gòu)中core電源漏電流i(vdd)的波形，其平均值為893na；第五個(gè)波形是圖1所示電路結(jié)構(gòu)中core電源漏電流i(vdd)的波形，其平均值為3.04ua；第六個(gè)波形是圖1和圖2所示電路結(jié)構(gòu)節(jié)點(diǎn)net2處的電壓波形，其中較粗線條的為圖1的電路結(jié)構(gòu)節(jié)點(diǎn)net2處的電壓波形，較細(xì)線條的為圖2的電路結(jié)構(gòu)節(jié)點(diǎn)net2處的電壓波形。

因?yàn)閕e為邏輯高，v(pad)的邏輯高電平跟隨vddio，當(dāng)減小的vddio高于vdd-vth(mp0)時(shí)沒有core電源漏電流。因此，在圖3中 示出的掃描時(shí)間是從vddio減小到略高于vdd-vth(mp0)。在75us之前，圖1和圖2所示的兩個(gè)電路結(jié)構(gòu)的net2處節(jié)點(diǎn)的電壓v(net2)相同并且跟隨v(pad)，并且兩個(gè)電路結(jié)構(gòu)的core電源漏電流都較低。在78us之后，當(dāng)vddio減小到低于vdd-vth(mp0)，圖2所示電路結(jié)構(gòu)節(jié)點(diǎn)net2處的電壓v(net2)的邏輯高電平減小很多，所以core電源漏電流很低，而圖1中的v(net2)跟隨v(pad)，其core電源漏電流很大，直到89us在vddio降低到低于vth(mn0)。圖2的電路結(jié)構(gòu)中在75us和78us之間的core電源漏電流是由于|vgs|降低到接近vth時(shí)mp1的ac延遲。圖2結(jié)構(gòu)中i(vdd)的平均值低于圖1中的1/3，core電源漏電流大大減少。

圖4示出了根據(jù)本發(fā)明另一個(gè)實(shí)施例的io接收機(jī)400的電路結(jié)構(gòu)的示意圖。圖4所示的io接收機(jī)400與圖2所示的io接收機(jī)200在結(jié)構(gòu)上類似，二者的不同之處僅在于在io接收機(jī)400中，第四晶體管m4的柵極不是連接到第三信號(hào)引腳iecn，而是連接到第五反相器的輸出。第五反相器的輸入連接到第二信號(hào)引腳iep。第五反相器由pmos晶體管mp2和nmos晶體管mn2組成。第五反相器由core電源vdd供電。具體地，mp2的源極和襯底連接到core電源vdd，柵極連接到由接收機(jī)使能的core信號(hào)引腳(ie)衍生的io信號(hào)iep，漏極連接到m4的柵極。mn2的源極和襯底連接到地，柵極連接到由接收機(jī)使能的core信號(hào)引腳ie衍生的io信號(hào)iep，漏極連接到m4的柵極。iep在接收機(jī)使能時(shí)邏輯高，在接收機(jī)禁用時(shí)邏輯低。由于io接收機(jī)400和io接收機(jī)200的其他部分結(jié)構(gòu)類似，此處不再贅述。

在io接收機(jī)400中，晶體管m4的柵極連接到由mp2和mn2構(gòu)成的反相器的輸出，而不是如在io接收機(jī)200中的那樣直接連接到iecn。該結(jié)構(gòu)適用的一種情況是，假如節(jié)點(diǎn)net0處的電壓v(net0)的下降趕不上io電源電壓的快速下降，以致mp1和mn1構(gòu)成的傳輸門在v(net2)降到低于vth(mn0)之前截止，處于浮動(dòng)狀態(tài)的節(jié)點(diǎn)net2的電壓v(net2)高于vth(mn0)，從而導(dǎo)致core電源漏電流；然后這可以通過mp2和mn2構(gòu)成的反相器在io電源下電過程中的輸出反相來解決。這是因?yàn)?，?dāng)io電源掉電，iep從邏輯高變?yōu)檫壿嫷?，v(net4) 從邏輯低變?yōu)檫壿嫺?，從而使m4開啟，浮動(dòng)的v(net2)被下拉到邏輯低。

該結(jié)構(gòu)適用的另一種情況是，當(dāng)vdd高到vdd-vth(mp0)-vth(mn1)>vth(mn0)時(shí)，vddc≥vdd-vth(mp0)-vth(mp1)，mp1和mn1組成的傳輸門不能屏蔽從vth(mn0)到vdd-vth(mp0)的整個(gè)輸入電壓范圍，屏蔽范圍為vddc+vth(mp1)-vth(mn1)～vddc+vth(mp1)。m4的柵極連接到由mp2和mn2構(gòu)成的反相器的輸出。由于io信號(hào)iep的電壓電平跟隨減小的vddio以及反相器由vdd供電，在io電源掉電期間，v(net4)從邏輯低反相到邏輯高，m4開啟以下拉v(net2)。因?yàn)関ddc+vth(mp1)-vth(mn1)>vth(mn0)，反相器的vt將調(diào)到高于vddc+vth(mp1)-vth(mn1)，這樣一旦由mp1和mn1構(gòu)成的傳輸門的輸出為vth(mn1)～vddc+vth(mp1)-vth(mn1)，v(net2)就被有效地下拉。在該情況下，mp2和mn2構(gòu)成的反相器在反相期間所引入的漏電流應(yīng)與其在io電源掉電期間減少的漏電流權(quán)衡，vddc的值也需要針對(duì)core電源漏電流來權(quán)衡。

因?yàn)関ddc遠(yuǎn)小于vddio，當(dāng)io電源保持打開時(shí)，iep為邏輯高，v(net4)為邏輯低，m4關(guān)閉，v(net2)的范圍為0～vddio。v(net4)的邏輯與iecn的相同，因此io接收機(jī)的性能不變。

圖5示出了當(dāng)在core電源保持打開并且io接收機(jī)使能時(shí)發(fā)生io電源掉電的情況下圖1所示的io接收機(jī)和圖4所示的io接收機(jī)各自的core電源漏電流仿真對(duì)比圖。在圖5中，共包括7個(gè)波形，其從上到下含義依次為：第一個(gè)波形是io電源電壓vddio在100微秒內(nèi)從1.95v降低到0v的電壓波形；第二個(gè)波形是由于io接收機(jī)被使能所以邏輯高電平跟隨vddio的v(pad)的電壓波形；第三個(gè)波形是core電源vdd保持在1.21v、供電電源vddc為0.6v的電壓波形；第四個(gè)波形是圖4所示電路結(jié)構(gòu)中core電源漏電流i(vdd)的波形，其平均值為2.61ua；第五個(gè)波形是圖1所示電路結(jié)構(gòu)中core電源漏電流i(vdd)的波形，其平均值為5.27ua；第六個(gè)波形是圖1和圖4所示電路結(jié)構(gòu)節(jié)點(diǎn)net2處的電壓波形，其中較粗線條的為圖1的電路結(jié)構(gòu)節(jié)點(diǎn)net2處的電壓波形，較細(xì)線條的為圖4的電路結(jié)構(gòu)節(jié)點(diǎn)net2處的電壓波形；第七個(gè)波形是圖4所示電路結(jié)構(gòu)節(jié)點(diǎn)net4 處的電壓波形。

因?yàn)樵谠撉闆r下vdd-vth(mp0)-vth(mn1)>vth(mn0)，因此采用圖4中的電路結(jié)構(gòu)。在56us之前，圖1和圖4兩個(gè)電路結(jié)構(gòu)節(jié)點(diǎn)net2處的電壓v(net2)相同并且跟隨v(pad)，兩個(gè)電路結(jié)構(gòu)的core電源漏電流都較低。在61us之后，當(dāng)vddio減小到低于vdd-vth(mp0)，圖4所示電路結(jié)構(gòu)節(jié)點(diǎn)net2處的電壓v(net2)的邏輯高電平減小一個(gè)vth(mn1)，所以core電源漏電流大大減少，而圖1中的v(net2)跟隨v(pad)，并且core電源漏電流很大，直到80us在vddio降低到低于vth(mn0)。然而，由于v(net4)從邏輯低反相到邏輯高，v(net2)被下拉到大大低于vth(mn0)，圖4的core電源漏電流在68us之后較低。圖4在56us和61us之間的core電源漏電流是由于|vgs|降低到接近vth時(shí)mp1的ac延遲。圖4所示電路結(jié)構(gòu)中i(vdd)的平均值低于圖1中的1/2，core電源漏電流有相當(dāng)?shù)臏p少。

綜上，基于本發(fā)明實(shí)施例所提供的io接收機(jī)，當(dāng)在core電源保持打開并且io接收機(jī)被使能時(shí)發(fā)生io電源掉電時(shí)，可以減少core電源的漏電流，同時(shí)保持io接收機(jī)的性能不變。

本發(fā)明已經(jīng)通過上述實(shí)施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。