1.一種觸發(fā)器電路，包括：
第一鎖存器，被配置為基于第一鎖存器輸入信號和時鐘信號設(shè)置第一鎖存器輸出信號；
第二鎖存器，被配置為基于第二鎖存器輸入信號和所述時鐘信號設(shè)置第二鎖存器輸出信號；以及
觸發(fā)級，與所述第一鎖存器和所述第二鎖存器耦合，所述觸發(fā)級被配置為基于所述第一鎖存器輸出信號生成所述第二鎖存器輸入信號，所述觸發(fā)級被配置為基于所述第一鎖存器輸出信號和所述第二鎖存器輸出信號使所述第二鎖存器輸入信號具有不同的電壓擺幅。
2.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中，所述觸發(fā)級被配置為使：
響應(yīng)于所述第二鎖存器輸出信號的第一狀態(tài)，所述第二鎖存器輸入信號具有第一電壓擺幅；并且
響應(yīng)于所述第二鎖存器輸出信號的第二狀態(tài)和所述第一鎖存器輸出信號的第一狀態(tài)，所述第二鎖存器輸入信號具有第二電壓擺幅，所述第二電壓擺幅小于所述第一電壓擺幅。
3.根據(jù)權(quán)利要求2所述的觸發(fā)器電路，其中，所述第二電壓擺幅大于所述第一鎖存器的N型晶體管的閾值電壓或者大于所述第二鎖存器的N型晶體管的閾值電壓。
4.根據(jù)權(quán)利要求1所述的觸發(fā)器電路，其中，所述觸發(fā)級包括：
電壓設(shè)置電路，包括輸出節(jié)點并被配置為將所述電壓設(shè)置電路的輸出節(jié)點處的電壓設(shè)置為：
響應(yīng)于所述第二鎖存器輸出信號的第一狀態(tài)具有第一電源電壓電平；并且
響應(yīng)于所述第二鎖存器輸出信號的第二狀態(tài)具有第二電源電壓電平，所述第二電源電壓電平小于所述第一電源電壓電平；以及
NAND門，包括第一P型晶體管，所述NAND門的所述第一P型晶體管的源極與所述電壓設(shè)置電路的輸出節(jié)點耦合。
5.根據(jù)權(quán)利要求4所述的觸發(fā)器電路，其中，所述電壓設(shè)置電路還包括：
電源節(jié)點，被配置為提供具有第一電源電壓電平的第一電源電壓；
P型晶體管，具有與所述電源節(jié)點耦合的源極、被配置為接收所述第二鎖存器輸出信號的柵極以及與所述電壓設(shè)置電路的輸出節(jié)點耦合的漏極；以及
N型晶體管，具有與所述電源節(jié)點耦合的漏極、被配置為接收所述第二鎖存器輸出信號的柵極以及與所述電壓設(shè)置電路的輸出節(jié)點耦合的源極。
6.根據(jù)權(quán)利要求4所述的觸發(fā)器電路，其中，所述電壓設(shè)置電路還包括：
電源節(jié)點，被配置為提供具有第一電源電壓電平的第一電源電壓；
P型晶體管，具有與所述電源節(jié)點耦合的源極、被配置為接收所述第二鎖存器輸出信號的柵極以及與所述電壓設(shè)置電路的輸出節(jié)點耦合的漏極；以及
二極管，具有與所述電源節(jié)點耦合的陽極以及與所述電壓設(shè)置電路的輸出節(jié)點耦合的陰極。
7.根據(jù)權(quán)利要求4所述的觸發(fā)器電路，其中，所述電壓設(shè)置電路還包括：
第一電源節(jié)點，被配置為提供具有所述第一電源電壓電平的第一電源電壓；
第二電源節(jié)點，被配置為提供具有所述第二電源電壓電平的第二電源電壓；
第一開關(guān)器件，被配置為響應(yīng)于所述第二鎖存器輸出信號的第一狀態(tài)將所述第一電源節(jié)點電耦合至所述電壓設(shè)置電路的輸出節(jié)點以及響應(yīng)于所述第二鎖存器輸出信號的第二狀態(tài)使所述第一電源節(jié)點與所述電壓設(shè)置電路的輸出節(jié)點電斷開；以及
第二開關(guān)器件，被配置為響應(yīng)于所述第二鎖存器輸出信號的第二狀態(tài)將所述第二電源節(jié)點電耦合至所述電壓設(shè)置電路的輸出節(jié)點，以及響應(yīng)于 所述第二鎖存器輸出信號的第一狀態(tài)使所述第二電源節(jié)點與所述電壓設(shè)置電路的輸出節(jié)點電斷開。
8.根據(jù)權(quán)利要求4所述的觸發(fā)器電路，其中，所述NAND門還包括：
第二P型晶體管，包括：
漏極，與所述第一P型晶體管的漏極耦合；和
柵極，被配置為接收所述第一鎖存器輸出信號；
第一N型晶體管，包括與所述第一P型晶體管的漏極耦合的漏極；以及
第二N型晶體管，包括與所述第一N型晶體管的源極耦合的漏極，
其中
所述第一P型晶體管的柵極被配置為接收所述時鐘信號；
所述第一N型晶體管的柵極被配置為接收所述時鐘信號和所述第一鎖存器輸出信號中的一個；并且
所述第二N型晶體管的柵極被配置為接收所述所述時鐘信號和所述第一鎖存器輸出信號中的另一個。
9.一種觸發(fā)器電路，包括：
第一鎖存器，被配置為基于第一信號并響應(yīng)于時鐘信號生成第二信號；
觸發(fā)級，與所述第一鎖存器耦合并且被配置為基于所述時鐘信號、所述第二信號和第四信號生成第三信號，
第二鎖存器，與所述觸發(fā)級耦合并且被配置為基于所述第三信號并響應(yīng)于所述時鐘信號生成所述第四信號；以及
所述觸發(fā)級包括：
電壓設(shè)置電路，包括輸出節(jié)點并被配置為響應(yīng)于所述第四信號設(shè)置所述電壓設(shè)置電路的輸出節(jié)點處的電壓；
邏輯門電路，具有與所述電壓設(shè)置電路的輸出節(jié)點電耦合的電源節(jié)點。
10.一種操作觸發(fā)器電路的方法，所述方法包括：
通過所述觸發(fā)器電路的第一鎖存器，基于第一信號并響應(yīng)于時鐘信號設(shè)置第二信號；
通過所述觸發(fā)器電路的第二鎖存器，基于第三信號并響應(yīng)于所述時鐘 信號設(shè)置第四信號；以及
通過觸發(fā)器電路，基于所述第二信號生成所述第三信號，生成所述第三信號包括基于所述第四信號和所述第二信號將所述觸發(fā)器電路設(shè)置為使所述第三信號具有不同的電壓擺幅。