本申請關(guān)于2014年8月29日提交的標題為“FLIP FLOP CIRCUIT”的第14/472,937號美國專利申請，其全部內(nèi)容結(jié)合于此作為參考。

技術(shù)領(lǐng)域

本發(fā)明一般地涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體地涉及觸發(fā)器及其操作方法。

背景技術(shù)：

在芯片上硅(SOC)設(shè)計中，諸如D型觸發(fā)器(DFF)或掃描DFF(SDFF，也被稱為掃描觸發(fā)器)的觸發(fā)器電路被用于執(zhí)行電路設(shè)計的期望功能。例如，包括多個互連的掃描觸發(fā)器的掃描鏈被用于獲取對集成電路(IC)的內(nèi)部節(jié)點的訪問，以通過將測試數(shù)據(jù)傳輸通過掃描觸發(fā)器來簡化IC的測試。掃描觸發(fā)器被配置為以兩種模式(數(shù)據(jù)模式和掃描模式)中的一種來進行工作。當掃描觸發(fā)器的掃描使能信號(假設(shè)為有效高)被設(shè)置為低邏輯值時，掃描觸發(fā)器處于數(shù)據(jù)模式。當掃描觸發(fā)器的掃描使能信號被設(shè)置為高邏輯值時，掃描觸發(fā)器處于掃描模式。對于全掃描設(shè)計，在掃描測試期間，所有觸發(fā)器和與觸發(fā)器連接的所有組合邏輯都可以同時進行切換，從而引起相對較高的功耗。隨著IC芯片密度和速度的增加，這種高功耗可能會超過電路的額定功率。

技術(shù)實現(xiàn)要素：

為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種觸發(fā)器電路，包括：第一鎖存器，被配置為基于第一鎖存器輸入信號和時鐘信號設(shè)置第一鎖存器輸出信號；第二鎖存器，被配置為基于第二鎖存 器輸入信號和所述時鐘信號設(shè)置第二鎖存器輸出信號；以及觸發(fā)級，與所述第一鎖存器和所述第二鎖存器耦合，所述觸發(fā)級被配置為基于所述第一鎖存器輸出信號生成所述第二鎖存器輸入信號，所述觸發(fā)級被配置為基于所述第一鎖存器輸出信號和所述第二鎖存器輸出信號使所述第二鎖存器輸入信號具有不同的電壓擺幅。

在該觸發(fā)器電路中，所述觸發(fā)級被配置為使：響應(yīng)于所述第二鎖存器輸出信號的第一狀態(tài)，所述第二鎖存器輸入信號具有第一電壓擺幅；并且響應(yīng)于所述第二鎖存器輸出信號的第二狀態(tài)和所述第一鎖存器輸出信號的第一狀態(tài)，所述第二鎖存器輸入信號具有第二電壓擺幅，所述第二電壓擺幅小于所述第一電壓擺幅。

在該觸發(fā)器電路中，所述第二電壓擺幅大于所述第一鎖存器的N型晶體管的閾值電壓或者大于所述第二鎖存器的N型晶體管的閾值電壓。

在該觸發(fā)器電路中，所述觸發(fā)級包括：電壓設(shè)置電路，包括輸出節(jié)點并被配置為將所述電壓設(shè)置電路的輸出節(jié)點處的電壓設(shè)置為：響應(yīng)于所述第二鎖存器輸出信號的第一狀態(tài)具有第一電源電壓電平；并且響應(yīng)于所述第二鎖存器輸出信號的第二狀態(tài)具有第二電源電壓電平，所述第二電源電壓電平小于所述第一電源電壓電平；以及NAND門，包括第一P型晶體管，所述NAND門的所述第一P型晶體管的源極與所述電壓設(shè)置電路的輸出節(jié)點耦合。

在該觸發(fā)器電路中，所述電壓設(shè)置電路還包括：電源節(jié)點，被配置為提供具有第一電源電壓電平的第一電源電壓；P型晶體管，具有與所述電源節(jié)點耦合的源極、被配置為接收所述第二鎖存器輸出信號的柵極以及與所述電壓設(shè)置電路的輸出節(jié)點耦合的漏極；以及N型晶體管，具有與所述電源節(jié)點耦合的漏極、被配置為接收所述第二鎖存器輸出信號的柵極以及與所述電壓設(shè)置電路的輸出節(jié)點耦合的源極。

在該觸發(fā)器電路中，所述電壓設(shè)置電路還包括：電源節(jié)點，被配置為提供具有第一電源電壓電平的第一電源電壓；P型晶體管，具有與所述電源節(jié)點耦合的源極、被配置為接收所述第二鎖存器輸出信號的柵極以及與所述電壓設(shè)置電路的輸出節(jié)點耦合的漏極；以及二極管，具有與所述電源 節(jié)點耦合的陽極以及與所述電壓設(shè)置電路的輸出節(jié)點耦合的陰極。

在該觸發(fā)器電路中，所述電壓設(shè)置電路還包括：第一電源節(jié)點，被配置為提供具有所述第一電源電壓電平的第一電源電壓；第二電源節(jié)點，被配置為提供具有所述第二電源電壓電平的第二電源電壓；第一開關(guān)器件，被配置為響應(yīng)于所述第二鎖存器輸出信號的第一狀態(tài)將所述第一電源節(jié)點電耦合至所述電壓設(shè)置電路的輸出節(jié)點以及響應(yīng)于所述第二鎖存器輸出信號的第二狀態(tài)使所述第一電源節(jié)點與所述電壓設(shè)置電路的輸出節(jié)點電斷開；以及第二開關(guān)器件，被配置為響應(yīng)于所述第二鎖存器輸出信號的第二狀態(tài)將所述第二電源節(jié)點電耦合至所述電壓設(shè)置電路的輸出節(jié)點，以及響應(yīng)于所述第二鎖存器輸出信號的第一狀態(tài)使所述第二電源節(jié)點與所述電壓設(shè)置電路的輸出節(jié)點電斷開。

在該觸發(fā)器電路中，所述NAND門還包括：第二P型晶體管，包括：漏極，與所述第一P型晶體管的漏極耦合；和柵極，被配置為接收所述第一鎖存器輸出信號；第一N型晶體管，包括與所述第一P型晶體管的漏極耦合的漏極；以及第二N型晶體管，包括與所述第一N型晶體管的源極耦合的漏極，其中所述第一P型晶體管的柵極被配置為接收所述時鐘信號；所述第一N型晶體管的柵極被配置為接收所述時鐘信號和所述第一鎖存器輸出信號中的一個；并且所述第二N型晶體管的柵極被配置為接收所述所述時鐘信號和所述第一鎖存器輸出信號中的另一個。

該觸發(fā)器電路還包括：輸入級，與所述第一鎖存器耦合，所述輸入級被配置為基于所述多個輸入信號中的一個輸出所述第一鎖存器輸入信號。

在該觸發(fā)器電路中，所述第一鎖存器被配置為：響應(yīng)于所述時鐘信號的第一狀態(tài)，基于所述第一鎖存器輸入信號更新所述第一鎖存器輸出信號的邏輯狀態(tài)；并且響應(yīng)于所述時鐘信號的第二狀態(tài)，保持所述第一鎖存器輸出信號的邏輯狀態(tài)，所述時鐘信號的第一狀態(tài)和第二狀態(tài)在邏輯上相互互補；以及所述第二鎖存器被配置為：響應(yīng)于所述時鐘信號的第二狀態(tài)，基于所述第二鎖存器輸入信號更新所述第二鎖存器輸出信號的邏輯狀態(tài)；并且響應(yīng)于所述時鐘信號的第一狀態(tài)，保持所述第二鎖存器輸出信號的邏輯狀態(tài)。

在該觸發(fā)器電路中，所述第一鎖存器包括AND-OR-INV組合邏輯門；以及所述第二鎖存器包括OR-AND-INV組合邏輯門。

根據(jù)本發(fā)明的另一方面，提供了一種觸發(fā)器電路，包括：第一鎖存器，被配置為基于第一信號并響應(yīng)于時鐘信號生成第二信號；觸發(fā)級，與所述第一鎖存器耦合并且被配置為基于所述時鐘信號、所述第二信號和第四信號生成第三信號，第二鎖存器，與所述觸發(fā)級耦合并且被配置為基于所述第三信號并響應(yīng)于所述時鐘信號生成所述第四信號；以及所述觸發(fā)級包括：電壓設(shè)置電路，包括輸出節(jié)點并被配置為響應(yīng)于所述第四信號設(shè)置所述電壓設(shè)置電路的輸出節(jié)點處的電壓；邏輯門電路，具有與所述電壓設(shè)置電路的輸出節(jié)點電耦合的電源節(jié)點。

在該觸發(fā)器電路中，所述電壓設(shè)置電路還包括：電源節(jié)點，被配置為提供具有第一電源電壓電平的第一電源電壓；P型晶體管，具有與所述電源節(jié)點耦合的源極、被配置為接收所述第四信號的柵極和與所述電壓設(shè)置電路的輸出節(jié)點耦合的漏極；以及N型晶體管，具有與所述電源節(jié)點耦合的漏極、被配置為接收所述第四信號的柵極以及與所述電壓設(shè)置電路的輸出節(jié)點耦合的源極。

在該觸發(fā)器電路中，所述電壓設(shè)置電路還包括：電源節(jié)點，被配置為提供具有第一電源電壓電平的第一電源電壓；P型晶體管，具有與所述電源節(jié)點耦合的源極、被配置為接收所述第四信號的柵極和與所述電壓設(shè)置電路的輸出節(jié)點耦合的漏極；以及二極管，具有與所述電源節(jié)點耦合的陽極和與所述電壓設(shè)置電路的輸出節(jié)點耦合的陰極。

在該觸發(fā)器電路中，所述電壓設(shè)置電路還包括：第一電源節(jié)點，被配置為提供具有第一電源電壓電平的第一電源電壓；第二電源節(jié)點，被配置為提供具有第二電源電壓電平的第二電源電壓；第一開關(guān)器件，被配置為響應(yīng)于所述第四信號的第一邏輯狀態(tài)將所述第一電源節(jié)點電耦合至所述電壓設(shè)置電路的輸出節(jié)點，以及響應(yīng)于所述第四信號的第二狀態(tài)使所述第一電源節(jié)點與所述電壓設(shè)置電路的輸出節(jié)點電斷開；以及第二開關(guān)器件，被配置為響應(yīng)于所述第四信號的第二邏輯狀態(tài)將所述第二電源節(jié)點電耦合至所述電壓設(shè)置電路的輸出節(jié)點，以及響應(yīng)于所第四信號的第一狀態(tài)使所述 第二電源節(jié)點與所述電壓設(shè)置電路的輸出節(jié)點電斷開。

在該觸發(fā)器電路中，所述第一鎖存器包括：AND-OR-INV組合邏輯門，包括：第一AND輸入端，被配置為接收所述第三信號；第二AND輸入端，被配置為接收所述第一信號；第三AND輸入端，被配置為接收所述時鐘信號；第四AND輸入端；和NOR輸出端，被配置為提供所述第二信號；以及反相器，包括：輸入端，與所述AND-OR-INV組合邏輯門的所述NOR輸出端耦合；和輸出端，與所述AND-OR-INV組合邏輯門的所述第四AND輸入端耦合。

在該觸發(fā)器電路中，所述第二鎖存器包括：OR-AND-INV組合邏輯門，包括：第一OR輸入端；第二OR輸入端，被配置為接收所述時鐘信號；第一NAND輸入端，被配置為接收所述第三信號；NAND輸出端，被配置為提供所述第四信號；以及反相器，包括：輸入端，與所述OR-AND-INV組合邏輯門的所述NAND輸出端耦合；和輸出端，與所述OR-AND-INV組合邏輯門的所述第一OR輸入端耦合。

根據(jù)本發(fā)明的又一方面，提供了一種操作觸發(fā)器電路的方法，所述方法包括：通過所述觸發(fā)器電路的第一鎖存器，基于第一信號并響應(yīng)于時鐘信號設(shè)置第二信號；通過所述觸發(fā)器電路的第二鎖存器，基于第三信號并響應(yīng)于所述時鐘信號設(shè)置第四信號；以及通過觸發(fā)器電路，基于所述第二信號生成所述第三信號，生成所述第三信號包括基于所述第四信號和所述第二信號將所述觸發(fā)器電路設(shè)置為使所述第三信號具有不同的電壓擺幅。

在該方法中，生成所述第三信號包括使所述第三信號：響應(yīng)于所述第四信號的第一狀態(tài)具有第一電壓擺幅；并且響應(yīng)于所述第四信號的第二狀態(tài)具有第二電壓擺幅，所述第二電壓擺幅小于所述第一電壓擺幅。

在該方法中，設(shè)置所述觸發(fā)器電路包括：將所述觸發(fā)器電路的電壓設(shè)置電路的輸出節(jié)點處的電壓設(shè)置為：響應(yīng)于所述第四信號的第一狀態(tài)具有第一電源電壓電平；并且響應(yīng)于所述第四信號的第二狀態(tài)具有第二電源電壓電平，所述第二電源電壓電平小于所述第一電源電壓電平。

附圖說明

當結(jié)合附圖閱讀時，根據(jù)以下詳細的描述來更好地理解本發(fā)明的各個方面。注意，根據(jù)工業(yè)的標準實踐，各個部件沒有按比例繪制。實際上，為了討論的清楚，可以任意地增加或減小各個部件的尺寸。

圖1是根據(jù)一些實施例的觸發(fā)器電路的電路圖。

圖2是根據(jù)一些實施例的位于圖1的觸發(fā)器電路的各個節(jié)點處的信號的時序圖。

圖3A是根據(jù)一些實施例的示例性AND-OR-INV電路的電路圖。

圖3B是根據(jù)一些實施例的被用作圖1的觸發(fā)器電路的輸入級的示例性電路的電路圖。

圖4A是根據(jù)一些實施例的示例性O(shè)R-AND-INV電路的電路圖。

圖4B是根據(jù)一些實施例的另一示例性O(shè)R-AND-INV電路的電路圖。

圖5是根據(jù)一些實施例的可用作圖1的觸發(fā)器電路的觸發(fā)級的示例性電路的電路圖。

圖6A至圖6D是根據(jù)一些實施例的可用作圖1的觸發(fā)器電路的電壓設(shè)置電路的示例性電路的電路圖。

圖7是根據(jù)一些實施例的操作觸發(fā)器電路的方法的流程圖。

具體實施方式

以下公開內(nèi)容提供了許多不同的用于實施本發(fā)明主題的不同特征的實施例或?qū)嵗Ｒ韵旅枋霾考团渲玫木唧w實例以簡化本發(fā)明。當然，這些僅僅是實例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成為直接接觸的實施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部件沒有直接接觸的實施例。此外，本發(fā)明可以在各個實例中重復(fù)參考標號和/或字母。這些重復(fù)是為了簡化和清楚，其本身并不表示所討論的各個實施例和/或結(jié)構(gòu)之間的關(guān)系。

在一些實施例中，觸發(fā)器電路包括觸發(fā)級，該觸發(fā)級被配置為響應(yīng)于觸發(fā)器電路的存儲值將觸發(fā)級的輸出信號設(shè)定為具有兩個不同的電壓擺 幅。與不調(diào)節(jié)輸出級的輸出信號的電壓擺幅的相對應(yīng)的觸發(fā)器電路相比較，當響應(yīng)于時鐘信號，更多的晶體管被切換時，根據(jù)本發(fā)明的觸發(fā)器電路消耗較少的功率。

圖1是根據(jù)一些實施例的觸發(fā)器電路100的電路圖。觸發(fā)器電路100包括輸入級110、與輸入級110耦合的第一鎖存器120、第二鎖存器130以及與第一鎖存器120和第二鎖存器130耦合的觸發(fā)級140。

輸入級110被配置為響應(yīng)于掃描使能信號SE選擇多個輸入信號(諸如掃描輸入信號SI或數(shù)據(jù)輸入信號D)中的一個，并基于所選擇的信號輸出用于第一鎖存器120的信號M。輸入級110包括反相器N1、兩個AND門A1和A2以及NOR門O1。反相器N1接收信號SE并輸出信號/SE，信號/SE與信號SE邏輯互補。AND門A1包括第一輸入端102a、第二輸入端102b和輸出端102c。AND門A1的第一輸入端102a接收信號SI，并且AND門A1的第二輸入端102b接收信號SE。AND門A2包括第一輸入端104a、第二輸入端104b和輸出端104c。AND門A2的第一輸入端104a接收信號/SE，并且AND門A2的第二輸入端104b接收信號D。OR門O1包括第一輸入端106a、第二輸入端106b和輸出端106c。OR門O1的第一輸入端106a與AND門A1的輸出端102c耦合，并且OR門O1的第二輸入端106b與AND門A2的輸出端104c耦合。OR門O1的輸出端106c與第一鎖存器120耦合。

當觸發(fā)器100在第一模式下工作時，信號SE被設(shè)置為具有高邏輯值。AND門A2輸出低邏輯值，而與信號D的邏輯狀態(tài)無關(guān)。因此，OR門O1的輸出端106c取決于信號SI。當信號SI為邏輯高時，OR門O1的輸出端106c也為邏輯高。當信號SI為邏輯低時，OR門O1的輸出端106c也為邏輯低。結(jié)果，當信號SE為邏輯高時，信號M具有與信號SI相同的邏輯狀態(tài)。

當觸發(fā)器100在第二模式下工作時，信號SE被設(shè)置為具有低邏輯值。AND門A1輸出低邏輯值，而與信號SI的邏輯狀態(tài)無關(guān)。因此，OR門O1的輸出端106c取決于信號D。當信號D為邏輯高時，OR門O1的輸出端106c也為邏輯高。當信號D為邏輯低時，OR門O1的輸出端106c也為邏 輯低。結(jié)果，當信號SE為邏輯低時，信號M具有與信號D相同的邏輯狀態(tài)。

在本實施例中，觸發(fā)器電路100可用作掃描觸發(fā)器，其中第一模式被稱為“掃描模式”且第二模式也被稱為“數(shù)據(jù)模式”。在一些實施例中，觸發(fā)器電路100被用作非掃描觸發(fā)器，其中輸入級110被省略，并且數(shù)據(jù)輸入信號D被直接饋送至節(jié)點M。

第一鎖存器120被配置為基于信號M(也被稱為“第一鎖存器輸入信號”)和時鐘信號CP設(shè)置第一鎖存器輸出信號X。第一鎖存器120響應(yīng)于時鐘信號CP的第一狀態(tài)基于第一鎖存器輸入信號M更新第一鎖存器輸出信號X的邏輯狀態(tài)，并響應(yīng)于時鐘信號CP的第二狀態(tài)保持第一鎖存器輸出信號X的邏輯狀態(tài)。在一些實施例中，時鐘信號CP的第一狀態(tài)和第二狀態(tài)邏輯上互補。在一些實施例中，時鐘信號CP的第一狀態(tài)是指低邏輯值，并且時鐘信號CP的第二狀態(tài)是指高邏輯值。

第一鎖存器120包括兩個AND門A3和A4、NOR門NR1以及反相器N2。AND門A3包括第一輸入端122a、第二輸入端122b和輸出端122c。AND門A3的第一輸入端122a與觸發(fā)級140耦合。AND門A3的第二輸入端122b與OR門O1的輸出端106c耦合并被配置為接收信號M。AND門A4包括第一輸入端124a、第二輸入端124b和輸出端124c。AND門A4的第一輸入端124a被配置為接收時鐘信號CP。NOR門NR1包括第一輸入端126a、第二輸入端126b和輸出端126c。NOR門NR1的第一輸入端126a與AND門A3的輸出端122c耦合。NOR門NR1的第二輸入端126b與AND門A4的輸出端124c耦合。NOR門NR1的輸出端126c與觸發(fā)級140耦合并具有信號X。反相器N2具有輸入端128a和輸出端128c。反相器N2的輸入端128a與NOR門NR1的輸出端126c耦合，并且反相器N2的輸出端128c與AND門A4的第二輸入端124b耦合。

第二鎖存器130被配置為基于信號TR(也被稱為“第二鎖存器輸入信號”)和時鐘信號CP設(shè)置第二鎖存器輸出信號QN。第二鎖存器130也被配置為基于信號QN輸出信號Q。第二鎖存器130響應(yīng)于時鐘信號CP的第二狀態(tài)基于第二鎖存器輸出信號TR更新第二鎖存器輸出信號QN的邏輯狀 態(tài)，并響應(yīng)于時鐘信號CP的第一狀態(tài)保持第二鎖存器輸出信號QN的邏輯狀態(tài)。

第二鎖存器130包括OR門Q2、NAND門ND1以及兩個反相器N3和N4。OR門O2包括第一輸入端132a、第二輸入端132b和輸出端132c。OR門O2的第二輸入端132b被配置為接收時鐘信號CP。NAND門ND1包括第一輸入端134a、第二輸入端134b和輸出端134c。NAND門ND1的第一輸入端134a與OR門O2的輸出端132c耦合。NAND門ND1的第二輸入端134a被配置為接收信號TR。NAND門ND1的輸出端134c具有信號QN。反相器N3具有輸入端136a和輸出端136c。反相器N3的輸入端136a與NAND門ND1的輸出端134c耦合，并且反相器N3的輸出端136c與OR門O2的第一輸入端132a耦合。反相器N4具有輸入端138a和輸出端138c。反相器N4的輸入端138a與NAND門ND1的輸出端134c耦合，并且反相器N4的輸出端138c具有信號Q。

觸發(fā)級140被配置為基于時鐘信號CP、第一鎖存器輸出信號X和第二鎖存器輸出信號QN生成第二鎖存器輸入信號TR。觸發(fā)級140還被配置為基于第二鎖存器輸出信號QN使第二輸入信號TR具有兩個不同的信號擺幅。在一些實施例中，第二輸入信號TR響應(yīng)于第二鎖存器輸出信號QN的第一狀態(tài)具有第一電壓擺幅，并且響應(yīng)于第二鎖存器輸出信號QN的第二狀態(tài)具有第二電壓擺幅，其中第二電壓擺幅小于第一電壓擺幅。在一些實施例中，信號QN的第一狀態(tài)是指低邏輯值，并且信號QN的第二狀態(tài)是指高邏輯值。在一些實施例中，第二電壓擺幅的高電壓電平和低電壓電平仍然可通過AND門A3和NAND門ND1識別為分別對應(yīng)于高邏輯值和低邏輯值。

觸發(fā)級140包括NAND門ND2和電壓設(shè)置電路VS。NAND門ND2包括第一輸入端142a、第二輸入端142b、輸出端142c和可調(diào)節(jié)電源節(jié)點142d。NAND門ND2的第一輸入端142a被配置為接收時鐘信號CP。NAND門ND2的第二輸入端142b與NOR門NR1的輸出端126c耦合并被配置為接收信號X。NAND門ND2的輸出端142c具有信號TR。電壓設(shè)置電路VC包括輸入節(jié)點144a和輸出節(jié)點144c。電壓設(shè)置電路VC的輸入節(jié)點144a 與NAND門ND1的輸出節(jié)點134c耦合，并被配置為接收信號QN。電壓設(shè)置電路VC的輸出節(jié)點與NAND門ND2的可調(diào)節(jié)電源節(jié)點142d耦合。

在一些實施例中，電壓設(shè)置電路VC響應(yīng)于信號QN的第一狀態(tài)將電壓設(shè)置電路VC的輸出節(jié)點144c設(shè)置為具有第一電源電壓電平，以及響應(yīng)于信號QN的第二狀態(tài)將其設(shè)置為具有第二電源電壓電平。在一些實施例中，第二電源電壓電平小于第一電源電壓電平。

在操作中，NAND門ND2在時鐘信號具有低邏輯值時將信號TR設(shè)置為高邏輯值且在時鐘信號具有高邏輯值時將信號TR設(shè)置為具有與信號X的邏輯值互補的邏輯值。在一些實施例中，不管信號QN的邏輯狀態(tài)如何，當信號X具有邏輯值時，TR的高邏輯值對應(yīng)于第一電源電壓電平；并且當信號X具有高邏輯值并且信號QN具有低邏輯值時，TR的高邏輯值對應(yīng)于第二電源電壓電平。

關(guān)于第一鎖存器120，反相器N2將信號XB設(shè)置為與信號X邏輯互補(即，“/X”)。當時鐘信號CP為邏輯低時，信號TR為邏輯高。如此，AND門A4輸出低邏輯值，并且AND門A3輸出的邏輯值與信號M相同。NOR門NR1由此將信號X設(shè)置為具有與信號M的邏輯值互補的邏輯值。另一方面，當時鐘信號CP為邏輯高時，信號TR的邏輯值與信號X互補且與信號XB相同。如此，AND門A4輸出的邏輯值與信號XB相同，并且AND門A3輸出低邏輯值或者與信號XB相同的邏輯值。因此，NOR門NR1將信號X設(shè)置為具有與信號XB的邏輯值互補的邏輯值。

關(guān)于第二鎖存器130，反相器N3將信號QNB設(shè)置為與信號QN邏輯互補(即，“/QN”)，并且反相器N4將信號Q設(shè)置為與信號QN邏輯互補。當時鐘信號CP為邏輯高時，信號TR具有與信號X互補的邏輯值，如此，OR門O2輸出高邏輯值。因此，NAND門ND1將信號QN設(shè)置為具有與信號TR的邏輯值互補的邏輯值。另一方面，當時鐘信號CP為邏輯低時，信號TR為邏輯高。如此，OR門O2輸出與信號QNB相同的邏輯值。因此，NAND門ND1將信號QN設(shè)置為具有與信號QNB的邏輯值互補的邏輯值。

在下表1中總結(jié)觸發(fā)器電路100的操作。

表1

如表1所示，當對于時鐘信號CP的多個時鐘循環(huán)，信號M保持邏輯低時，信號QN保持邏輯高且信號X保持邏輯低。然而，當時鐘信號CP為邏輯低時，信號TR為邏輯高，而當時鐘信號CP為邏輯高時，信號TR為邏輯低。結(jié)果，NAND門ND1和AND門A3的晶體管被切換，但是信號M、X和Q的邏輯值保持不變。在這種情況下，電壓設(shè)置電路VS響應(yīng)于信號QN的高邏輯值，將信號TR設(shè)置為具有降低的電壓擺幅，并且由此降低觸發(fā)級140的功耗。與信號TR不具有降低的電壓擺幅的結(jié)構(gòu)相比，當信號QN為邏輯高時，觸發(fā)器電路100消耗的功率減少大約20％至30％。

圖2是根據(jù)一些實施例的位于圖1的觸發(fā)器電路100的各個節(jié)點處的信號的時序圖。圖1的元件與圖2中的波形結(jié)合用于解釋觸發(fā)器電路100的操作。電壓電平VDD對應(yīng)于高邏輯值，以及電壓電平VSS對應(yīng)于低電壓值。在圖2所示實施例中，電壓設(shè)置電路VS能夠?qū)⑿盘朤R設(shè)置為具有在電壓電平VDD和VSS之間的第一電壓擺幅和在電壓電平VDD’和VSS之間的第二電壓擺幅。電壓差ΔV被設(shè)置為可被AND門A3和NAND門ND1識別為對應(yīng)于高邏輯值。

在時間T1處，時鐘信號CP為邏輯低，并且信號TR由于時鐘信號CP的第一狀態(tài)而保持邏輯高，而與信號X的狀態(tài)無關(guān)。信號M基于信號D或信號SI從邏輯高轉(zhuǎn)變?yōu)檫壿嫷?。第一鎖存器120的輸出(信號X)基于信號TR、信號M、時鐘信號CP和信號XB被設(shè)置為邏輯高。此外，信號QN被保持為當前存儲的值(假設(shè)為低)。

在時間T2處，時鐘信號CP從邏輯低轉(zhuǎn)換為邏輯高。信號X已經(jīng)被設(shè)置為邏輯高，由此信號XB由于邏輯高信號X而被拉至邏輯低。基于時鐘信號CP和信號X，信號TR在時間T2之后隨后被拉至邏輯低。

在時間T3處，信號TR由于邏輯高信號CP和X而轉(zhuǎn)變?yōu)檫壿嫷汀Ｍ瑫r，由于信號TR和XB為邏輯低，所以信號X保持先前存儲的值(例如，邏輯高)，而與信號M的狀態(tài)無關(guān)。此外，隨著信號TR被拉低，信號QN在時間T3之后隨后被拉至邏輯高。電壓設(shè)置電路VS被設(shè)置為向NAND ND2提供降低的電壓電平VDD’。

接下來，在時間T4處，時鐘信號CP從高轉(zhuǎn)變?yōu)榈?。在時間T5處，響應(yīng)于時鐘信號CP的低邏輯值和X信號的高邏輯值，信號TR被設(shè)置為邏輯高，而與信號X的狀態(tài)無關(guān)。由于電壓設(shè)置電路VS已經(jīng)被設(shè)置為向NAND ND2提供降低的電壓電平VDD’，所以信號TR被拉至降低的電壓電平VDD’而不是電壓電平VDD。

在時間T6之前，信號M被設(shè)置為邏輯低，如來自先前循環(huán)的信號M(即，在時間T1處)。第一鎖存器120的輸出(信號X)保持邏輯高，并且信號QN保持當前存儲的值(例如，邏輯高)。

在時間T7處，時鐘信號CP轉(zhuǎn)變?yōu)檫壿嫺?。信號X保持在邏輯高，并且信號XB保持在邏輯低?；跁r鐘信號CP和信號X，觸發(fā)信號TR在時間T7之后隨后被拉至邏輯低。在時間T8處，時鐘信號CP從邏輯高轉(zhuǎn)變?yōu)檫壿嫷?。在時間T9處，信號TR由于邏輯低信號CP和邏輯高信號X而轉(zhuǎn)變?yōu)檫壿嫺?。信號QN保持為邏輯高。因為信號QN仍然為邏輯高，所以電壓設(shè)置電路VS仍然被設(shè)置為向NAND ND2提供降低的電壓電平VDD’，并且信號TR被拉至降低的電壓電平VDD’而不是電壓電平VDD。

在時間T10處，信號M基于信號D或信號SI被設(shè)置為邏輯高，其具有的值不同于在時間周期T1-T3和T6-T7處的信號M。第一鎖存器120的輸出(信號X)基于信號TR、信號M、時鐘信號CP和信號XB被設(shè)置為邏輯低。同時，信號QN被設(shè)置為當前存儲的值，其為邏輯高。在時間T11處，因為信號X具有邏輯高值，所以不管信號QN的狀態(tài)如何，信號TR被設(shè)置為電壓電平VDD。

在時間T12處，時鐘信號CP轉(zhuǎn)換為邏輯高。信號X已經(jīng)被設(shè)置為邏輯低，因此，信號XB由于邏輯低信號X而被拉至邏輯高。信號TR基于時鐘信號CP和信號X，在時間T12之后保持在邏輯高。由于信號QN仍然 處于邏輯高，所以信號TR仍然保持電壓電平VDD。

在時間T13處，由于信號TR和XB處于邏輯高，所以信號X被保持先前存儲的值(例如，邏輯低)，而與信號M的狀態(tài)無關(guān)。此外，由于信號TR處于邏輯高，所以信號QN在時間T13處被拉低。因此，電壓設(shè)置電路VS被設(shè)置為向NAND ND2的可調(diào)節(jié)功率節(jié)點142d提供電壓電平VDD而非降低的電壓電平VDD’。因為X具有邏輯低值，所以信號TR保持電壓電平VDD。

圖3A是根據(jù)一些實施例的示例性AND-OR-INV(AOI)電路300A的電路圖。AOI電路300A可用作用于實施AND門A3和A4以及NOR門NR1的組合邏輯門。AOI電路300A具有第一輸入端302a、第二輸入端302b、第三輸入端304a、第四輸入端304b和輸出端306c。在一些實施例中，第一輸入端302a對應(yīng)于圖1中的輸入端122a；第二輸入端302b對應(yīng)于輸入端122b；第三輸入端304a對應(yīng)于輸入端124a；第四輸入端304b對應(yīng)于輸入端124b；以及輸出端306c對應(yīng)于輸出端126c。

AOI電路300A包括P型晶體管312、314、316和318以及N型晶體管322、324、326和328。P型晶體管312具有與電源節(jié)點332耦合的源極，該電源節(jié)點被配置為提供具有電壓電平VDD的電源電壓。P型晶體管312的漏極與P型晶體管314的源極耦合。P型晶體管314還具有與輸出端306c耦合的漏極。P型晶體管316具有與電源節(jié)點332耦合的源極和與P型晶體管318的源極耦合的漏極。P型晶體管318還具有與輸出端306c耦合的漏極。P型晶體管312和316的漏極耦合在一起。

N型晶體管324具有與另一電源節(jié)點334耦合的源極，該另一電源節(jié)點被配置為提供具有電壓電平VSS的參考電壓。N型晶體管324的漏極與N型晶體管322的源極耦合。N型晶體管322還具有與輸出端306c耦合的漏極。N型晶體管328具有與電源節(jié)點334耦合的源極和與N型晶體管326的源極耦合的漏極。N型晶體管326還具有與輸出端306c耦合的漏極。

此外，晶體管318和324的柵極與輸入端302a耦合；晶體管314和322的柵極與輸入端302b耦合；晶體管312和328的柵極與輸入端304a耦合；以及晶體管316和326的柵極與輸入端304b耦合。在一些實施例中，用于 節(jié)點302a和302b的配置可互換。在一些實施例中，用于節(jié)點304a和304b的配置可互換。

圖3B是根據(jù)一些實施例的被用作圖1的觸發(fā)器電路的輸入級110的示例性電路300B的電路圖。電路300B可用作用于實施AND門A1和A2以及OR門O1的組合邏輯門。電路300B具有第一輸入端342a、第二輸入端342b、第三輸入端344a、第四輸入端344b以及輸出端346c。在一些實施例中，第一輸入端342a對應(yīng)于圖1中的輸入端102a；第二輸入端342b對應(yīng)于輸入端102b；第三輸入端344a對應(yīng)于輸入端104a；第四輸入端344b對應(yīng)于輸入端104b；以及輸出端346c對應(yīng)于輸出端106c。

電路300B包括AOI電路350和反相器360。AOI電路350對應(yīng)于AOI電路300A并具有第一輸入端352a、第二輸入端352b、第三輸入端354a、第四輸入端354b和輸出端356c。第一輸入端352a對應(yīng)于輸入端302a；第二輸入端352b對應(yīng)于輸入端302b；第三輸入端354a對應(yīng)于輸入端304a；第四輸入端354b對應(yīng)于輸入端304b。第一輸入端352a可用作輸入端342a；第二輸入端354a可用作輸入端344a；第三輸入端354a可用作輸入端344a；以及第四輸入端354b可用作輸入端344b。

反相器360的輸入端362a與AOI電路350的輸出端356c耦合。反相器的輸出端362c可用作電路300B的輸出端346c。

圖4A是根據(jù)一些實施例的示例性O(shè)R-AND-INV(OAI)電路400A的電路圖。OAI電路400A可用作用于實施圖1中的OR門O2和NAND門ND1的組合邏輯門400。OAI電路400A具有第一輸入端402a、第二輸入端402b、第三輸入端404b和輸出端406c。在一些實施例中，第一輸入端402a對應(yīng)于圖1中的輸入端132a；第二輸入端402b對應(yīng)于輸入端132b，第三輸入端304b對應(yīng)于輸入端134b；以及輸出端406c對應(yīng)于輸出端134c。

OAI電路400A包括P型晶體管412、414和416以及N型晶體管422、424和426。P型晶體管412具有與電源節(jié)點432耦合的源極，該電源節(jié)點被配置為提供具有電壓電平VDD的電源電壓。P型晶體管412的漏極與P型晶體管414的源極耦合。P型晶體管414還具有與輸出端406c耦合的漏極。P型晶體管416具有與電源節(jié)點432耦合的源極和與輸出端406c耦合 的漏極。

N型晶體管424具有與另一電源節(jié)點434耦合的源極，該另一電源節(jié)點被配置為提供具有電壓電平VSS的參考電壓。N型晶體管424的漏極與N型晶體管422的源極耦合。N型晶體管422還具有與輸出端406c耦合的漏極。N型晶體管426的源極與N型晶體管424的漏極耦合。N型晶體管426與輸出端406c耦合的漏極。

此外，晶體管412和426的柵極與輸入端402a耦合；晶體管414和422的柵極與輸入端402b耦合；以及晶體管416和424的柵極與輸入端404b耦合。在一些實施例中，用于節(jié)點402a和402b的配置可互換。

圖4B是根據(jù)一些實施例的另一示例性O(shè)R-AND-INV電路400B的電路圖。OAI電路400B也可用作用于實施圖1中的OR門O2和NAND門ND1的組合邏輯門400。OAI電路400B包括P型晶體管442、444和446以及N型晶體管452、454和456。P型晶體管442具有與電源節(jié)點432耦合的源極以及與P型晶體管444的源極耦合的漏極。P型晶體管444還具有與輸出端406c耦合的漏極。P型晶體管446具有與電源節(jié)點332耦合的源極和與輸出端406c耦合的漏極。

N型晶體管454具有與電源節(jié)點434耦合的源極和與N型晶體管452的源極耦合的漏極。N型晶體管452還具有與輸出端406c耦合的漏極。N型晶體管456具有與電源節(jié)點434耦合的源極和與N型晶體管454的漏極耦合的漏極。

此外，晶體管442和456的柵極與輸入端402a耦合；晶體管444和454的柵極與輸入端402b耦合；以及晶體管446和452的柵極與輸入端404b耦合。在一些實施例中，用于節(jié)點402a和402b的配置可互換。

圖5是根據(jù)一些實施例的可用作圖1中的觸發(fā)器電路的觸發(fā)級140的示例性電路500的電路圖。電路500包括電壓設(shè)置電路510和NAND門520。電壓設(shè)置電路510可用作圖1中的電壓設(shè)置電路VS，并且NAND門520可用作NAND門ND2。

電壓設(shè)置電路510包括輸入節(jié)點512a和輸出節(jié)點512c。在一些實施例中，輸入節(jié)點512a被配置為接收來自第二鎖存器130的信號QN。電壓設(shè) 置電路510被配置為響應(yīng)于節(jié)點512a處的信號QN的邏輯低狀態(tài)將輸出節(jié)點512c處的電壓設(shè)置為具有第一電源電壓電平(諸如電壓電平VDD)，以及響應(yīng)于信號QN的邏輯高狀態(tài)將輸出節(jié)點512c處的電壓設(shè)置為具有第二電源電壓電平(諸如電壓電平VDD’)。將結(jié)合圖6A至圖6D進一步示出電壓設(shè)置電路的各種實現(xiàn)方式。

NAND門520包括輸入端522a和522b、輸出端522c和電源節(jié)點522d。電源節(jié)點522d對應(yīng)于圖1中的電源節(jié)點144c并與電壓設(shè)置電路510的輸出節(jié)點512c耦合。輸入端522a對應(yīng)于輸入端142a；輸入端522b對應(yīng)于輸入端142b；以及輸出端522c對應(yīng)于輸出端142c。

NAND門520包括P型晶體管524和525以及N型晶體管528和529。P型晶體管524包括與電源節(jié)點522d耦合的源極和與輸出端522c耦合的漏極。P型晶體管525包括與被配置為電源節(jié)點532耦合的源極，該電源節(jié)點提供具有電壓電平VDD的電源電壓。P型晶體管525還包括與輸出端522c耦合的漏極。N型晶體管529包括與另一電源節(jié)點534耦合的源極，該另一電源節(jié)點被配置為提供具有電壓電平VSS的參考電壓。N型晶體管529還包括與N型晶體管528的源極耦合的漏極。N型晶體管528還包括與輸出端522c耦合的漏極。

此外，晶體管524和528的柵極與輸入端522a耦合；以及晶體管525和529的柵極與輸入端522b耦合。

圖6A是根據(jù)一些實施例的可用作圖1的觸發(fā)器電路的電壓設(shè)置電路VS或圖5中的電壓設(shè)置電路510的示例性電路600A的電路圖。

電路600A包括輸入節(jié)點602a、輸出節(jié)點602c、被配置為提供具有電源電壓電平VDD的電源的電源節(jié)點604、P型晶體管612和N型晶體管614。在一些實施例中，輸入節(jié)點602a對應(yīng)于圖5中的輸入節(jié)點512a，輸出節(jié)點602c對應(yīng)于輸出節(jié)點512c，以及電源節(jié)點604對應(yīng)于電源節(jié)點532。

P型晶體管612包括與電源節(jié)點604耦合的源極和與輸出節(jié)點602c耦合的漏極。N型晶體管614包括與電源節(jié)點604耦合的漏極和與輸出節(jié)點602c耦合的源極。晶體管612和614的柵極與輸入節(jié)點602a耦合并且被配置為接收來自第二鎖存器130的信號QN。

在操作中，當節(jié)點602a處的信號QN處于邏輯低時，晶體管612導(dǎo)通而晶體管614截止。因此，節(jié)點604和節(jié)點602c電耦合在一起，并且節(jié)點602c輸出具有電壓電平VDD的電壓。當節(jié)點602a處的信號QN處于邏輯高時，晶體管612截止而晶體管614導(dǎo)通。節(jié)點602c被N型晶體管614迫使具有VDD-Vthn的電壓電平，其中Vthn為N型晶體管614的閾值電壓。在一些實施例中，電壓電平VDD-Vthn被設(shè)置為可通過AND門A3和NAND門ND1識別為對應(yīng)于高邏輯值。

圖6B是根據(jù)一些實施例的可用作圖1中的觸發(fā)器電路的電壓設(shè)置電路VS或圖5中的電壓設(shè)置電路510的另一示例性電路600B的電路圖。與圖6A中的部件相同或相似的部件具有相同的參考標號，并且省略其詳細描述。

電路600B包括輸入節(jié)點602a、輸出節(jié)點602c、電源節(jié)點604以及P型晶體管632和634。P型晶體管632包括與電源節(jié)點604耦合的源極、與輸出節(jié)點602c耦合的漏極和柵極，該柵極與輸入節(jié)點602a耦合且被配置為接收來自第二鎖存器130的信號QN。P型晶體管634包括與電源節(jié)點604耦合的源極、與輸出節(jié)點602c耦合的漏極和與輸出節(jié)點602c耦合的柵極。因此，P型晶體管634為二極管方式連接的晶體管，其具有與電源節(jié)點604耦合的陽極和與輸出節(jié)點602c耦合的陰極。

在操作中，當節(jié)點602a處的信號QN處于邏輯低時，晶體管632導(dǎo)通。因此，節(jié)點604和節(jié)點602c通過晶體管632電耦合在一起，并且節(jié)點602c輸出具有電壓電平VDD的電壓。當節(jié)點602a處的信號QN處于邏輯高時，晶體管632截止。通過二極管方式連接的晶體管634迫使節(jié)點602c具有VDD-Vthn的電壓電平，其中Vthn為P型晶體管634的閾值電壓。在一些實施例中，電壓電平VDD-Vthn被設(shè)置為仍然可通過AND門A3和NAND門ND1識別為對應(yīng)于高邏輯值。

圖6C是根據(jù)一些實施例的可用作圖1中的觸發(fā)器電路的電壓設(shè)置電路VS或圖5中的電壓設(shè)置電路510的另一示例性電路600C的電路圖。與圖6A中的部件相同或相似的部件具有相同的參考標號，并且省略其詳細描述。

電路600C包括輸入節(jié)點602a、輸出節(jié)點602c、電源節(jié)點604、P型晶體管642和N型晶體管644。P型晶體管642包括與電源節(jié)點604耦合的源極、與輸出節(jié)點602c耦合的漏極和柵極，該柵極與輸入節(jié)點602a耦合且被配置為接收來自第二鎖存器130的信號QN。N型晶體管644包括與電源節(jié)點604耦合的漏極、與輸出節(jié)點602c耦合的源極和與電源節(jié)點604耦合的柵極。因此，N型晶體管644為二極管方式連接的晶體管，其具有與電源節(jié)點604耦合的陽極和與輸出節(jié)點602c耦合的陰極。

在操作中，當節(jié)點602a處的信號QN處于邏輯低時，晶體管642導(dǎo)通。因此，節(jié)點604和節(jié)點602c通過晶體管642電耦合在一起，并且節(jié)點602c輸出具有電壓電平VDD的電壓。當節(jié)點602a處的信號QN處于邏輯高時，晶體管642截止。通過二極管方式連接的晶體管644迫使節(jié)點602c具有VDD-Vthn的電壓電平，其中Vthn為N型晶體管644的閾值電壓。在一些實施例中，電壓電平VDD-Vthn被設(shè)置為仍然可通過AND門A3和NAND門ND1識別為對應(yīng)于高邏輯值。

圖6D是根據(jù)一些實施例的可用作圖1中的觸發(fā)器電路的電壓設(shè)置電路VS或圖5中的電壓設(shè)置電路510的另一示例性電路600D的電路圖。與圖6A中的部件相同或相似的部件具有相同的參考標號，并且省略其詳細描述。

電路600D包括輸入節(jié)點602a、輸出節(jié)點602c、被配置為提供具有電源電壓電平VDD的電源電壓的第一電源節(jié)點604以及被配置為提供具有電源電壓電平VDD’的電源電壓的第二電源節(jié)點606。電路600D進一步包括P型晶體管652和654以及反相器662。

反相器662包括輸入端和輸出端。反相器662的輸入端與輸入節(jié)點602a耦合并被配置為接收來自第二鎖存器130的信號QN。因此，反相器662的輸出端生成與信號QN邏輯互補的信號/QN。P型晶體管652包括與電源節(jié)點604耦合的源極、與輸出節(jié)點602c耦合的漏極和與輸入節(jié)點602a耦合的柵極。P型晶體管654包括與電源節(jié)點606耦合的源極、與輸出節(jié)點602c耦合的漏極和與反相器662的輸出端耦合的柵極。在一些實施例中，P型晶體管652和654通過其他類型的開關(guān)器件(諸如其他類型的晶體管 或傳輸門)來替代。

在操作中，當節(jié)點602a處的信號QN處于邏輯低時，晶體管652導(dǎo)通而晶體管654截止。因此，節(jié)點604和節(jié)點602c電耦合在一起，并且節(jié)點602c輸出具有電壓電平VDD的電壓。當節(jié)點602a處的信號QN處于邏輯高時，晶體管652截止而晶體管654導(dǎo)通。因此，節(jié)點606和節(jié)點602c電耦合在一起，并且節(jié)點602c輸出具有VDD’的電壓電平的電壓。在一些實施例中，VDD’的電壓電平被設(shè)置為仍然可通過AND門A3和NAND門ND1識別為對應(yīng)于高邏輯值。

圖7是根據(jù)一些實施例的操作觸發(fā)器電路(諸如圖1中的觸發(fā)器電路100)的方法700的流程圖。應(yīng)該理解，可以在圖7所示方法700之前、期間和/或之后執(zhí)行附加操作，并且可以僅在本文簡要描述一些其他處理。

方法799開始于操作710，其中觸發(fā)器電路100的第一鎖存器120基于信號M并且響應(yīng)于時鐘信號CP設(shè)置信號X。然后，在操作720中，基于信號X、時鐘信號CP和來自第二鎖存器130的信號QN，通過觸發(fā)器電路(諸如觸發(fā)級140)來生成信號TR。最后，在操作730中，第二鎖存器130基于信號TR并響應(yīng)于時鐘信號CP設(shè)置信號QN。

在一些實施例中，操作710包括響應(yīng)于時鐘信號CP的低邏輯狀態(tài)基于信號M更新信號X的邏輯狀態(tài)并響應(yīng)于時鐘信息CP的高邏輯狀態(tài)保持信號X的邏輯狀態(tài)。在一些實施例中，操作730包括響應(yīng)于時鐘信號CP的高邏輯狀態(tài)基于信號TR更新信號QN的邏輯狀態(tài)并響應(yīng)于時鐘信號CP的低邏輯狀態(tài)保持信號QN的邏輯狀態(tài)。

此外，操作720包括執(zhí)行操作722和操作726。在操作722中，觸發(fā)器電路140被設(shè)置為響應(yīng)于信號QN的低邏輯狀態(tài)使信號TR具有第一電壓擺幅。在操作726中，觸發(fā)器電路140被設(shè)置為響應(yīng)于信號QN的高邏輯狀態(tài)使信號TR具有第二電壓擺幅。在一些實施例中，第二電壓擺幅小于第一電壓擺幅。在一些實施例中，操作722包括響應(yīng)于信號QN的第一狀態(tài)將觸發(fā)器電路140的電壓設(shè)置電路VC的輸出節(jié)點處的電壓設(shè)置為具有第一電源電壓電平VDD。在一些實施例中，操作726包括響應(yīng)于信號QN的第二狀態(tài)將觸發(fā)器電路140的電壓設(shè)置電路VC的輸出節(jié)點處的電壓設(shè) 置為具有第二電源電壓電平VDD’，其中第二電源電壓電平VDD’小于第一電源電壓電平VDD。

根據(jù)一個實施例，一種觸發(fā)器電路包括第一鎖存器、第二鎖存器和觸發(fā)級。第一鎖存器被配置為基于第一鎖存器輸入信號和時鐘信號設(shè)置第一鎖存器輸出信號。第二鎖存器被配置為基于第二鎖存器輸入信號和時鐘信號設(shè)置第二鎖存器輸出信號。觸發(fā)級與第一鎖存器和第二鎖存器耦合。觸發(fā)級被配置為基于時鐘信號、第一鎖存器輸出信號和第二鎖存器輸出信號生成第二鎖存器輸入信號。觸發(fā)級被配置為基于第一鎖存器輸出信號和第二鎖存器輸出信號使第二鎖存器輸入信號具有不同的電壓擺幅

根據(jù)另一實施例，一種觸發(fā)器電路包括第一鎖存器、第二鎖存器和觸發(fā)級。第一鎖存器被配置為基于第一信號并響應(yīng)于時鐘信號生成第二信號。觸發(fā)級被配置為基于時鐘信號、第二信號和第四信號生成第三信號。第二鎖存器與觸發(fā)級耦合并且被配置為基于第三信號并響應(yīng)于時鐘信號生成第四信號。觸發(fā)級包括電壓設(shè)置電路。電壓設(shè)置電路包括輸出節(jié)點并被配置為響應(yīng)于第四信號設(shè)置電壓設(shè)置電路的輸出節(jié)點處的電壓。

根據(jù)又一實施例，公開了一種操作觸發(fā)器電路的方法。該方法包括：通過觸發(fā)器電路的第一鎖存器，基于第一信號并響應(yīng)于時鐘信號設(shè)置第二信號；通過觸發(fā)器電路的第二鎖存器，基于第三信號并響應(yīng)于時鐘信號設(shè)置第四信號；以及通過觸發(fā)器電路，基于第二信號生成第三信號。生成第三信號包括基于第四信號和第二信號，將觸發(fā)器電路設(shè)置為使第三信號具有不同的電壓擺幅。

上面論述了多個實施例的特征使得本領(lǐng)域技術(shù)人員能夠更好地理解本發(fā)明的各個方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以容易地以本公開為基礎(chǔ)設(shè)計或修改用于執(zhí)行與本文所述實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員還應(yīng)該意識到，這些等效結(jié)構(gòu)不背離本發(fā)明的精神和范圍，并且可以在不背離本發(fā)明的精神和范圍的情況下做出各種變化、替換和改變。