本公開涉及模數(shù)轉(zhuǎn)換器(adc)，具體涉及基于逐次逼近寄存器(successiveapproximationregister，sar)的adc。

背景技術(shù)：

基于逐次逼近寄存器(sar)的模數(shù)轉(zhuǎn)換器(adc)saradc需要若干次比較周期來完成一個(gè)采樣模擬信號到數(shù)字值的轉(zhuǎn)換，并且因此具有有限的操作速度。由于低功耗，sar架構(gòu)廣泛應(yīng)用于采樣頻率小于幾個(gè)msamples/s(ms/s)的低功耗和低速應(yīng)用中。近年來，saradc已經(jīng)實(shí)現(xiàn)了具有5位到10位分辨率的幾十ms/s到低gs/s的采樣率，這是部分由于互補(bǔ)金屬氧化物半導(dǎo)體(cmos)的特征尺寸縮小。

隨著采樣頻率的增加，saradc已經(jīng)減少了用于數(shù)模轉(zhuǎn)換器(dac)電容器網(wǎng)絡(luò)穩(wěn)定的時(shí)間量。例如，在考慮采樣穩(wěn)定時(shí)間、比較器活動時(shí)間和sar邏輯延遲時(shí)間之后，典型的10位100ms/ssaradc在每個(gè)采樣周期中有小于0.4ns用于dac電容器網(wǎng)絡(luò)穩(wěn)定。由于先進(jìn)cmos工藝的使用而導(dǎo)致的增大的互連線路阻抗也可以降低saradc中的電容器的電荷傳輸，從而防止saradc以更高的采樣速度運(yùn)行。

技術(shù)實(shí)現(xiàn)要素：

實(shí)施例涉及一種基于逐次逼近寄存器(sar)的模數(shù)轉(zhuǎn)換器(adc)，其可以增加被分配用于數(shù)模轉(zhuǎn)換器(dac)電容器網(wǎng)絡(luò)中的電容器的穩(wěn)定的時(shí)間幀。

在一個(gè)實(shí)施例中，adc可以包括比較器，該比較器包括用于接收輸入電壓信號的第一輸入和用于接收表示參考電壓信號的信號的第二輸入。比較器可以在第一比較周期期間生成表示輸入電壓信號與參考信號之間的差異的比較器輸出信號。adc還可以包括控制邏輯，控制邏輯包括耦合到比較器以接收比較器輸出信號的第一輸入和用于接收時(shí)鐘信號的第二輸入。控制邏輯可以在由時(shí)鐘信號的切換定義的鎖存時(shí)間生成表示比較器輸出信號的控制輸出信號。adc還可以包括耦合到比較器的dac電容器陣列。dac電容器陣列可以在鎖存時(shí)間之前從比較器接收比較器輸出信號，并且可以生成輸入電壓信號的近似。

在一個(gè)實(shí)施例中，比較器輸出信號可以在第一比較周期期間在比較器被復(fù)位之前從比較器被提供給dac電容器陣列。

在一個(gè)實(shí)施例中，adc還可以包括耦合在控制邏輯與dac電容器陣列之間的窗口電路。窗口電路可以包括第一傳輸門，該第一傳輸門可以在鎖存時(shí)間之前向dac電容器陣列提供比較器輸出信號。窗口電路還可以第二傳輸門，該第二傳輸門包括可以在鎖存時(shí)間之后向dac電容器陣列提供比較器輸出信號。

在一個(gè)實(shí)施例中，第一比較周期可以由不同于時(shí)鐘信號的第二時(shí)鐘信號來定義。

在一個(gè)實(shí)施例中，控制邏輯還可以包括數(shù)據(jù)有效電路，該數(shù)據(jù)有效電路可以生成表示比較器的活動模式(activemode)的有效信號。

在一個(gè)實(shí)施例中，控制邏輯還可以生成輸入電壓信號的數(shù)字近似的比特值。

在一個(gè)實(shí)施例中，比較器可以生成比較器輸出信號，控制邏輯可以生成控制輸出信號，并且dac電容器陣列可以針對數(shù)目為n的比較周期生成輸入電壓信號的近似，其中n是大于1的整數(shù)。

在一個(gè)實(shí)施例中，控制邏輯還可以包括異步時(shí)鐘發(fā)生器，該異步時(shí)鐘發(fā)生器可以生成用于鎖存比較器輸出信號的數(shù)目為n的異步時(shí)鐘信號。n個(gè)異步時(shí)鐘信號中的第一異步時(shí)鐘信號可以被用于在第一比較周期期間對比較器輸出信號的鎖存。n個(gè)異步時(shí)鐘信號中的第二異步時(shí)鐘信號可以被用于在第二比較周期期間對比較器輸出信號的鎖存。n個(gè)異步時(shí)鐘信號中的第n異步時(shí)鐘信號可以被用于在第n比較周期期間對比較器輸出信號的鎖存。

在一個(gè)實(shí)施例中，異步時(shí)鐘發(fā)生器還可以生成被用于向dac電容器陣列提供比較器輸出信號的數(shù)目為n的窗口脈沖。n窗口脈沖中的第一窗口脈沖可以被用于在第一比較周期期間提供比較器輸出信號。n窗口脈沖中的第二窗口脈沖可以被用于在第二比較周期期間提供比較器輸出信號。n窗口脈沖中的第n窗口脈沖被用于在第n比較周期期間提供比較器輸出信號。

實(shí)施例還涉及操作saradc以生成并且向dac電容器陣列提供比較器輸出信號，以增加被分配用于dac電容器陣列中的電容器的穩(wěn)定的時(shí)間幀。

在一個(gè)實(shí)施例中，可以在第一比較周期期間生成表示輸入電壓信號與表示參考電壓信號的信號之間的差異的比較器輸出信號。可以在由時(shí)鐘信號的切換定義的鎖存時(shí)間生成表示比較器輸出信號的控制輸出信號?？梢皂憫?yīng)于在鎖存時(shí)間之前接收到比較器輸出信號來生成輸入電壓信號的近似。

實(shí)施例還涉及存儲adc的數(shù)字表示的非暫態(tài)計(jì)算機(jī)可讀介質(zhì)，該數(shù)字表示可以增加被分配用于dac電容器網(wǎng)絡(luò)中的電容器穩(wěn)定的時(shí)間幀。

附圖說明

圖1是根據(jù)一個(gè)實(shí)施例的基于逐次逼近寄存器(sar)的模數(shù)轉(zhuǎn)換器(adc)的高級框圖。

圖2a是示出根據(jù)一個(gè)實(shí)施例的saradc的架構(gòu)的框圖。

圖2b是示出根據(jù)一個(gè)實(shí)施例的saradc的操作的高級框圖。

圖3是示出根據(jù)一個(gè)實(shí)施例的saradc的選定電路部件的框圖。

圖3b是示出根據(jù)一個(gè)實(shí)施例的saradc的比較器的電路圖。

圖4是示出根據(jù)一個(gè)實(shí)施例的saradc的一個(gè)比較時(shí)鐘周期的操作的時(shí)序圖。

圖5是示出根據(jù)一個(gè)實(shí)施例的4位saradc的時(shí)鐘信號的時(shí)序圖。

圖6是示出延遲比較器輸出的下降沿的saradc的實(shí)施例的時(shí)序圖。

圖7是示出根據(jù)一個(gè)實(shí)施例的saradc的實(shí)施例的時(shí)序圖。

圖8是示出根據(jù)一個(gè)實(shí)施例的saradc的操作的流程圖。

圖9是示出根據(jù)一個(gè)實(shí)施例的存儲saradc的表示的電子設(shè)備的框圖。

具體實(shí)施方式

附圖和以下描述僅通過說明的方式涉及各種實(shí)施例。應(yīng)當(dāng)注意，從下面的討論中，本文中公開的結(jié)構(gòu)和方法的替代實(shí)施例將被容易地認(rèn)識到，以作為可以在不脫離本文中討論的原理的情況下采用的可行的替代方案。現(xiàn)在將詳細(xì)參考幾個(gè)實(shí)施例，其示例在附圖中示出。注意，在可行的情況下，附圖中可以使用類似或相似的附圖標(biāo)記，并且它們可以指示類似或相似的功能。

本公開的實(shí)施例涉及基于逐次逼近寄存器(sar)的模數(shù)轉(zhuǎn)換器(adc)，其通過在鎖存時(shí)間由時(shí)鐘信號鎖存比較器輸出之前向數(shù)模轉(zhuǎn)換器(dac)饋送比較器輸出信號以開始dac電容器穩(wěn)定，來增加了被分配用于dac電容器網(wǎng)絡(luò)中的電容器的穩(wěn)定的時(shí)間幀。saradc可以包括在比較器的鎖存時(shí)間之前從比較器直接向dac提供比較器輸出的窗口電路。在鎖存時(shí)間之后，比較器輸出的鎖存版本被提供給dac電容器。通過在鎖存之前向dac電容器提供電容器輸出，與其中dac電容器穩(wěn)定在比較器的鎖存時(shí)間之后開始的saradc相比，dac電容器可以更早地穩(wěn)定。

本文中所述的術(shù)語“邏輯高電平”是指接近電路的電源電壓的數(shù)字電路的電壓電平。例如，在具有電源電壓vdd和接地電壓gnd的數(shù)字電路中，邏輯高電平為vdd或者在vdd的噪聲容限內(nèi)。

本文中所述的術(shù)語“邏輯低電平”是指接近電路的接地電壓電平的數(shù)字電路的電壓電平。例如，邏輯低電平為gnd或者在gnd內(nèi)的噪聲容限內(nèi)。

saradc是一種類型的adc，其在收斂到近似模擬信號的數(shù)字輸出之前經(jīng)由對所有可能量化級別的二進(jìn)制搜索來將連續(xù)模擬信號轉(zhuǎn)換為離散數(shù)字表示。n位saradc在n個(gè)比較周期之后生成數(shù)字輸出。saradc通常包括獲取模擬輸入電壓信號vin的采樣和保持電路。每個(gè)比較周期開始于比較電路將采樣輸入信號和內(nèi)部參考dac的輸出相比較，并且將比較結(jié)果輸出到sar電路。sar電路被設(shè)計(jì)為生成將vin逼近到內(nèi)部參考dac的數(shù)字碼，內(nèi)部參考dac為比較器提供與sar的數(shù)字碼輸出等效的模擬電壓，使得模擬電壓等效范圍在零和輸入?yún)⒖茧妷簐ref之間。這完成了第一比較周期。其他n-1個(gè)比較周期與第一比較周期類似，只是在每個(gè)比較周期內(nèi)，內(nèi)部參考dac的輸出基于來自先前比較周期的sar輸出來生成。在n個(gè)比較周期結(jié)束時(shí)，saradc收斂到逼近模擬信號的最終數(shù)字輸出。

圖1是根據(jù)一個(gè)實(shí)施例的saradc100的高級框圖。adc100接收模擬輸入電壓信號vin，并且將其轉(zhuǎn)換為n位數(shù)字信號bn至b1(bn：b1)。為此，adc100包括采樣/保持電路110、比較器120、sar電路130和dac140等部件。雖然在圖1中adc通常被實(shí)現(xiàn)為差分電路adc100，但是為簡單起見，隨后的附圖被描繪為單端電路。例如，盡管比較器120可以輸出正輸出和負(fù)輸出，這兩個(gè)輸出的差異表示比較器輸出，但是圖1被簡化為描繪單個(gè)比較器輸出vcomp。

采樣/保持電路110以采樣頻率對模擬輸入信號vin進(jìn)行采樣，并且保持采樣信號vs/h以將其作為輸入提供給比較器120?？梢允褂卯?dāng)前正在使用或要被開發(fā)的各種類型的采樣/保持電路110，并且為了簡潔起見，本文中省略其詳細(xì)描述。

比較器120將采樣信號vs/h與參考信號的表示(即，vdac)進(jìn)行比較，以在對應(yīng)于n的多個(gè)比較周期上確定采樣信號vs/h大于還是小于vdac。vdac是到dac的數(shù)字輸入(即bn：b1)的模擬表示?；谠赿ac140處接收的模擬參考輸入信號vref來生成vdac信號的模擬值，使得vdac信號的值被轉(zhuǎn)譯為在零到vref之間的電壓。例如，當(dāng)4位saradc使用二進(jìn)制搜索算法時(shí)，4位sar的初始值被設(shè)置為1000，其中最高有效位(msb)被設(shè)置到邏輯高電平。4位sar的值1000使得dac140輸出對應(yīng)于vref/2的vdac。

在每個(gè)比較周期中，比較器120輸出處于邏輯高電平(“1”)或邏輯低電平(“0”)的輸出信號vcomp。在一個(gè)實(shí)施例中，比較器120被配置為當(dāng)采樣信號vs/h大于vdac信號時(shí)輸出處于邏輯高電平的信號并且當(dāng)采樣信號vs/h等于或小于vdac信號時(shí)輸出處于邏輯低電平的信號?；蛘撸容^器120被配置為當(dāng)采樣信號vs/h大于vdac信號時(shí)輸出處于邏輯低電平的信號并且當(dāng)采樣信號vs/h等于或小于vdac信號時(shí)輸出處于邏輯高電平的信號。

sar130接收vcomp信號并且生成n位數(shù)字輸出信號bn：b1。在adc100實(shí)施二進(jìn)制搜索算法的實(shí)施例中，sar130被初始化為值1000...000，其中表示bn的msb被設(shè)置到邏輯高電平，并且將剩余的位b1至bn-1被設(shè)置到邏輯低電平。bn：b1的值1000...000對應(yīng)于vref/2。在第一比較時(shí)鐘周期中，比較器120將采樣信號vs/h與對應(yīng)于vref/2的vdac信號進(jìn)行比較。如果采樣信號vs/h大于vref/2，則比較器120向sar130輸出處于邏輯高電平的信號。響應(yīng)于此，sar130保持msb的值(即，bn當(dāng)前處于邏輯高電平)，并且針對第二比較時(shí)鐘周期將下一位(即，bn-1)設(shè)置到邏輯高電平。針對第二比較周期的sar130輸出將為1100...000，其對應(yīng)于大于vref/2的參考信號的值。

另一方面，如果采樣信號vs/h小于或等于vref/2，則比較器120輸出處于邏輯低電平的信號，并且sar130將msb(即，bn)設(shè)置到邏輯低電平并且將下一位(即，bn-1)設(shè)置到邏輯高電平。在這種情況下，針對第二比較周期的sar130輸出將為0100...000，其對應(yīng)于小于vref/2的參考信號的值。因此，取決于來自先前比較周期的比較器120輸出，針對第二比較周期的vdac值可以對應(yīng)于大于或小于vref/2的值。然后，saradc100進(jìn)行到第二比較周期。在第二比較周期中，比較器120使用與第一比較周期中相同的采樣信號vs/h來針對第二比較周期重復(fù)該比較步驟，但是接收與更新后的sar130輸出0100...000對應(yīng)的vdac。在隨后的比較周期中，更新后的vdac與相同的采樣信號vs/h的比較被重復(fù)，以確定輸出信號bn：b1中的所有比特值。

為了實(shí)現(xiàn)以上描述的生成n位數(shù)字輸出信號bn：b1的功能，sar130包括數(shù)據(jù)有效電路132、異步時(shí)鐘發(fā)生器134、控制邏輯136和窗口電路138。數(shù)據(jù)有效電路132接收比較器輸出vcompp和vcompn，并且生成有效(valid)信號以指示比較器120處于活動操作模式。例如，差分比較器輸出信號的兩個(gè)輸出可以被傳遞通過2輸入數(shù)字nand門以生成有效信號。在nand門示例中，比較器120的兩個(gè)輸出默認(rèn)地被設(shè)置到邏輯高電平(即，當(dāng)比較器120被復(fù)位時(shí))，并且當(dāng)任一個(gè)輸出切換到邏輯低電平時(shí)(響應(yīng)于在活動模式下的比較器120的比較)，有效信號將在與2輸入nand門相關(guān)聯(lián)的適當(dāng)傳播延遲之后達(dá)到邏輯高電平?；蛘?，如果比較器120的輸出默認(rèn)地被設(shè)置到邏輯低電平，則2輸入數(shù)字or門可以生成有效信號。

異步時(shí)鐘發(fā)生器134生成被用于鎖存比較器輸出vcomp的針對n位sar的n個(gè)異步時(shí)鐘信號。例如，在4位saradc中，異步時(shí)鐘發(fā)生器134為四個(gè)控制邏輯塊中的每一個(gè)生成四個(gè)異步時(shí)鐘，如下面參考圖3所詳細(xì)描述的。這些異步時(shí)鐘信號在圖3中被標(biāo)記為clki，其中“i”的范圍為1到4。異步時(shí)鐘信號可以被控制邏輯136用于生成vcomp信號的鎖存版本，該vcomp信號的鎖存版本進(jìn)一步被轉(zhuǎn)換為輸入電壓信號vin的數(shù)字近似的比特值(即，bn：b1)。異步時(shí)鐘發(fā)生器134還生成在向dac140提供比較器輸出信號vref的版本時(shí)被使用的n個(gè)window_i(i范圍從1到n)?？刂七壿?36包括n個(gè)相同的控制塊，這些控制塊之一在以下參考圖3詳細(xì)地被描繪和描述。窗口138從異步時(shí)鐘發(fā)生器134接收n個(gè)window_i脈沖，以將比較器輸出信號vref直接從比較器120提供給dac140，或者將比較器輸出信號(即，bn：b1)的鎖存版本提供給dac140。

dac140接收來自sar130的n位數(shù)字信號bn：b1、和模擬參考信號vref，并且將數(shù)字信號轉(zhuǎn)換成對應(yīng)的模擬輸出信號vdac，使得vdac的信號值位于下限零到上限vref之間。在一個(gè)實(shí)施例中，dac140可以使用dac電容器陣列144來實(shí)現(xiàn)，如在chun-chengliu等人的“a10-bit50-ms/ssaradcwithamonotoniccapacitorswitchingprocedure”，ieeejournalofsolid-statecircuits,vol.45,no.4,april2010pp.731-40(“adc論文”)中所描述的，該文獻(xiàn)全部內(nèi)容通過引用并入本文。dac電容器陣列144可以被實(shí)現(xiàn)為二進(jìn)制加權(quán)的電容器陣列或c-2c電容器陣列。下文將參考圖2b描述n位saradc的操作。

圖2a是示出根據(jù)一個(gè)實(shí)施例的saradc200的架構(gòu)的框圖。adc200基于電荷再分配架構(gòu)，其包括由單獨(dú)開關(guān)的二進(jìn)制加權(quán)電容器陣列組成的電荷縮放dac。電荷縮放dac的電容器陣列也被用于采樣和保持功能。雖然adc200包括在adc100中描述的相同部件，但是部件的子集被包括在圖2a中以說明adc架構(gòu)。adc200接收差分模擬輸入電壓信號vinp和vinn，并且生成數(shù)字位b10：b1，這些數(shù)字位b10：b1是接收到的模擬輸入信號的數(shù)字近似。使用自舉開關(guān)(bootstrapswitch)s1和s2對輸入信號vinp/vinn進(jìn)行采樣，然后使用電容器網(wǎng)絡(luò)c1p：c10p/c1n：c10n來保持采樣信號vs/hp/vs/hn。

電容器網(wǎng)絡(luò)c1p：c10p/c1n：c10n的第一板(plate)被連接到采樣信號vs/hp/vs/hn，第二板被拉到正參考電壓信號vrefp或負(fù)參考電壓信號vrefn。在adc論文中使用的電容器網(wǎng)絡(luò)與本公開的圖2a中使用的電容器網(wǎng)絡(luò)的一個(gè)區(qū)別在于：adc論文的電容器網(wǎng)絡(luò)的第二板被拉到單端參考信號vref或邏輯低電平，而本公開的電容器網(wǎng)絡(luò)的第二板被拉到差分參考信號vref的正參考電壓信號vrefp或負(fù)參考電壓信號vrefn。如adc論文中所描述的，采樣信號vs/hp和vs/hn之間的差異表示輸入信號vin和參考信號vref之間的差異。比較器120的輸出信號vcomp被饋送給sar130，sar130生成數(shù)字近似位b10：b1。

sar130還生成用于將電容器網(wǎng)絡(luò)的第二板拉到參考信號vrefp/vrefn的控制信號ctrli(i范圍從1到n)。數(shù)字位b10：b1的模擬近似電壓vdac可以通過電容器網(wǎng)絡(luò)的所有電容器上的電荷的總和來生成。由于能夠?qū)㈦娙萜骶W(wǎng)絡(luò)c1p：c10p/c1n：c10n的每個(gè)電容器的第二板拉到vrefp或vrefn這樣的靈活性，所以電容器的電荷的總和導(dǎo)致生成vdac作為在零到vref伏特之間的值。下面在圖2b中描述adc100的操作。

圖2b是示出根據(jù)一個(gè)實(shí)施例的n位saradc200的操作的高級框圖。圖2b示出了在n個(gè)比較周期中的第一比較周期內(nèi)通過n位saradc的各個(gè)部件的信號流的操作。圖2b所示的操作也適用于n位saradc100的n個(gè)比較周期中的其他比較周期。

采樣/保持電路110使用采樣時(shí)鐘信號clk采樣并且保持模擬輸入電壓信號vin，以生成輸出信號vs/h。采樣/保持電路110在采樣時(shí)鐘信號clks的時(shí)鐘周期的采樣持續(xù)時(shí)間內(nèi)對vin采樣，然后將采樣模擬輸入電壓信號保持一個(gè)持續(xù)時(shí)間，該持續(xù)時(shí)間持續(xù)到該時(shí)鐘周期結(jié)束。在一個(gè)實(shí)施例中，采樣持續(xù)時(shí)間延伸clks的一個(gè)時(shí)鐘周期的約20％，并且保持持續(xù)時(shí)間延伸一個(gè)時(shí)鐘周期的剩余約80％。輸出信號vs/h然后被饋送給比較器120。

比較器120將采樣信號vs/h與參考信號vref的表示(即，vdac)進(jìn)行比較，以生成表示采樣信號vs/h與參考信號vref之間的差異的輸出(即，vcomp)。比較器120在時(shí)鐘信號clkc的每個(gè)時(shí)間周期內(nèi)執(zhí)行一個(gè)比較。然后，比較器120的輸出信號vcomp被饋送給數(shù)據(jù)有效電路132以生成指示該比較器處于活動操作模式的有效信號。然后，有效信號被饋送給異步時(shí)鐘發(fā)生器134，該異步時(shí)鐘發(fā)生器134生成數(shù)目為n的時(shí)鐘信號clki(其中i＝1至n，表示比較周期)，這些時(shí)鐘信號被用于鎖存比較器輸出并且生成輸入電壓信號vin的數(shù)字近似的比特值。異步時(shí)鐘發(fā)生器134還生成數(shù)目為n的窗口脈沖信號window_i(其中i＝1到n，表示比較周期)，這些窗口脈沖信號被用于向dac140提供比較器輸出信號vcomp。clki和window_i中的i值的范圍在1到n之間。

控制邏輯136接收比較器輸出信號vcomp，該比較器輸出信號vcomp在鎖存時(shí)間使用異步時(shí)鐘信號clki被鎖存。比較器輸出信號vcomp的鎖存版本進(jìn)一步被轉(zhuǎn)換為輸入電壓信號vin的數(shù)字近似bi的比特值(即，bn：b1)。數(shù)字近似bi被饋送給窗口138，窗口138生成被饋送給dac140的輸出信號vwindow_i。比較器輸出信號vcomp也從比較器120被直接饋送給窗口138。窗口138基于直接從比較器120接收的比較器輸出vcomp或者基于比較器輸出vcomp的鎖存版本來生成vwindow_i信號。在比較器輸出信號vcomp可用之后，窗口138基于以下來生成vwindow_i信號：在鎖存時(shí)間vcomp之前、針對一個(gè)時(shí)間幀、基于從比較器120直接接收到的比較器輸出vcomp，并且在鎖存時(shí)間之后基于比較器輸出vcomp的鎖存版本。下面參考圖3和圖4詳細(xì)描述選擇vcomp的直接版本或鎖存版本的窗口138的操作。

dac140接收n位vwindow_i信號和參考信號vref以生成數(shù)字信號vwindow_i的模擬近似vdac。dac140將數(shù)字信號vwindow_i(i范圍從1到n)轉(zhuǎn)換為模擬信號vdac，使得vdac的信號值位于下限零到上限vref之間。然后，vdac信號被饋送回到比較器120以作為用于第二比較周期的vref的表示。類似于第一比較周期，重復(fù)第二比較周期、第三比較周期和第n比較周期，直到n位saradc完成模擬輸入電壓信號vin到n位數(shù)字近似bi(i＝1：n)的轉(zhuǎn)換。

圖3a是示出根據(jù)一個(gè)實(shí)施例的saradc100的選定電路部件的框圖?？刂七壿?36接收比較器輸出信號vcomp，并且使用時(shí)鐘信號clki生成比較器輸出信號vcomp的鎖存版本。比較器輸出信號vcomp的鎖存版本被轉(zhuǎn)譯為輸入電壓信號vin的數(shù)字近似(即，bi)的比特值。dac140接收比較器輸出信號vcomp，使得比較器輸出信號在比較器輸出信號vcomp的鎖存時(shí)間之前從比較器(例如，比較器120)直接被提供。為了說明在vcomp的鎖存時(shí)間之前對比較器輸出信號vcomp的接收，圖3還示出了其它部件，包括窗口電路138和dac140。

控制邏輯136包括數(shù)目為n的d型觸發(fā)器(flipflop)dffi，其中i范圍從1到n。圖3示出了n個(gè)觸發(fā)器中的一個(gè)dffi。dffi接收比較器輸出vcomp、時(shí)鐘信號clki和時(shí)鐘信號clks作為輸入。時(shí)鐘信號clks是當(dāng)clks被設(shè)置到邏輯高電平時(shí)復(fù)位dffi的采樣時(shí)鐘信號。例如，當(dāng)clk被設(shè)置到邏輯高電平時(shí)，如以上參考圖2b所述，對輸入電壓信號vin進(jìn)行采樣。在輸入信號vin被采樣的時(shí)間幀期間，dffi被復(fù)位以將所有觸發(fā)器的輸出信號設(shè)置到邏輯低電平。在采樣時(shí)間幀之后和在clks的保持時(shí)間幀期間，dffi進(jìn)入活動操作模式，其中比較器輸出vcomp被鎖存在時(shí)鐘信號clki的邊沿(上升沿或下降沿)。比較器輸出信號的鎖存版本被轉(zhuǎn)換為輸入電壓信號vin的數(shù)字近似(即，bi)的比特值。

在時(shí)鐘信號ckli切換到活動狀態(tài)之后，dffi開始鎖存比較器輸出vcomp的過程。在數(shù)據(jù)有效電路132生成有效信號之后，時(shí)鐘信號clki被切換到活動狀態(tài)。因此，比較器輸出vcomp和vcomp的鎖存版本的生成之間的時(shí)間幀包括與有效信號的生成、clki信號的切換和dffi的傳播延遲相關(guān)聯(lián)的時(shí)間幀，如下面參考圖4詳細(xì)描述的。

窗口電路138可以由能夠向dac140提供比較器輸出信號的版本的兩個(gè)傳輸門txgate1和txgate2來實(shí)現(xiàn)。在一個(gè)實(shí)施例中，每個(gè)傳輸門txgate1和txgate2包括并聯(lián)連接的n型互補(bǔ)金屬氧化物半導(dǎo)體(nmos)器件和p型互補(bǔ)金屬氧化物半導(dǎo)體(pmos)器件，如圖3所示。備選地，傳輸門可以用本領(lǐng)域熟知的其他形式的半導(dǎo)體開關(guān)來實(shí)現(xiàn)。第一傳輸門txgate1直接從比較器120接收比較器輸出vcomp，并且第二傳輸門txgate2接收由bi表示的比較器輸出vcomp的鎖存版本。兩個(gè)傳輸門txgate1和txgate2的輸出信號是被饋送給dac330的vwindow_i。傳輸門txgate1和txgate2的操作由控制信號window_i控制。在一個(gè)實(shí)施例中，當(dāng)window_i被設(shè)置到邏輯高電平時(shí)，txgate1導(dǎo)通，并且txgate2關(guān)斷。當(dāng)window_i設(shè)置到邏輯低電平時(shí)，txgate1關(guān)斷，并且txgate2導(dǎo)通。下面參考圖5詳細(xì)描述window_i信號的生成。

當(dāng)txgate1導(dǎo)通時(shí)(例如，當(dāng)window_i處于邏輯高電平時(shí))，txgate1向dac330提供比較器輸出vcomp，使得vwindow_i表示與txgate1相關(guān)聯(lián)的傳播延遲之后的比較器輸出vcomp。相反，txgate2關(guān)斷以將txgate2置于高阻抗?fàn)顟B(tài)，從而防止bi影響信號vwindow_i。當(dāng)txgate2導(dǎo)通時(shí)(例如，當(dāng)window_i處于邏輯低電平時(shí))，txgate2向dac330提供bi(即，比較器輸出vcomp的鎖存版本)，使得vwindow_i表示與txgate2相關(guān)聯(lián)的傳播延遲之后的比較器輸出vcomp的鎖存版本。相反，txgate1關(guān)斷，以將txgate1配置為高阻抗?fàn)顟B(tài)，使得未鎖存的比較器輸出vcomp不影響信號vwindow_i。

dac330接收信號vwindow_i并且生成vdaci，vdaci是接收到的vwindow_i的模擬近似。dac330包括由bufi表示的n個(gè)緩沖器和由cdaci表示的n電容器陣列。緩沖器bufi接收vwindow_i信號作為輸入，并且生成ctrli以作為接收到的輸入信號的緩沖版本。在一個(gè)實(shí)施例中，一個(gè)或多個(gè)反相器電路可以被實(shí)施為緩沖器bufi。然后信號ctrli被用于將連接到電容器cdaci的pmosi和nmosi的一個(gè)側(cè)板設(shè)置為vrefp或vrefn以作為vdaci)，其中vrefp是差分參考信號vref的正單端信號，vrefn是差分參考信號vref的負(fù)單端信號。例如，如果ctrli處于邏輯高電平，則nmosi導(dǎo)通并且pmosi關(guān)斷，而且vdaci被設(shè)置到vrefn。另一方面，如果ctrli處于邏輯低電平，則pmosi導(dǎo)通并且nmosi關(guān)斷，而且vdaci被設(shè)置到vrefp。

在一個(gè)實(shí)施例中，電容器網(wǎng)絡(luò)既可以用作采樣/保持電路，也可以用作dac電容器陣列，使得采樣信號vs/h被提供給電容器陣列的第一板，并且vrefp或vrefn被提供給電容器陣列的第二板，如以上參考圖2a所述。在第一比較周期的開始時(shí)，dac電容器陣列的所有電容器的第二個(gè)板被拉到vrefp，并且第一板被拉到采樣信號vs/h。如果ctrl(n)在第一比較周期的結(jié)束處處于邏輯高電平，則cdacn(與msb相關(guān)聯(lián))的第二板被設(shè)置到vrefn，同時(shí)其他電容器的第二板保持在vrefp。saradc然后在第二比較周期中繼續(xù)操縱，其中如果crtl(n-1)處于邏輯高電平，則下一電容器cdacn-1(與位msb-1相關(guān)聯(lián))的第二板被設(shè)置為vrefn，如果ctrl(n-1)處于邏輯低電平，則第二板被維持在vrefp。在第二比較周期的結(jié)束時(shí)，無論第二比較周期的ctrli的值如何，第二板的cdacn不改變。設(shè)置dac電容器陣列的每個(gè)電容器的第二板電壓電平的過程繼續(xù)n次，直到在第n個(gè)比較周期中設(shè)置與lsb相關(guān)聯(lián)的cdac0。

在一個(gè)實(shí)施例中，dac電容器陣列可以被實(shí)施為二進(jìn)制加權(quán)電容器，二進(jìn)制加權(quán)電容器被連接以使得每個(gè)電容器的第一板被拉到采樣信號vs/h，并且每個(gè)電容器的第二板被拉到vrefp或vrefn，如上所述。所有第一板被拉到采樣信號vs/h并且第二板被拉到參考信號vref(vrefp或vrefn)的dac電容器陣列可以用作dac，使得在每個(gè)比較周期處信號vdaci上的組合電壓將生成等效的vdac信號，如以上參考本公開的圖2a所述。

圖3b是示出根據(jù)一個(gè)實(shí)施例的saradc100的比較器120的電路圖。比較器120接收差分輸入信號v+和v-以生成表示單端信號v+和v-之間的差異的差分輸出信號vcompp和vcompn。差分輸入信號v+和v-表示模擬輸入電壓信號vin和參考信號vref之間的電壓差，如以上參考圖2a所述。時(shí)鐘信號clkc通過在clkc處于邏輯低電平時(shí)將比較器120置于活動模式并且當(dāng)clkc處于邏輯高電平時(shí)將比較器120置于非活動模式來控制比較器120的操作。比較器120對信號clkc的每個(gè)時(shí)鐘周期執(zhí)行一個(gè)比較。電壓信號vbias為比較器120提供直流(dc)偏置。

當(dāng)clkc處于邏輯高電平時(shí)，pmos器件m2關(guān)斷以斷開dc偏壓，并且nmos器件m7和m8導(dǎo)通以將內(nèi)部節(jié)點(diǎn)vintp和vintn拉到邏輯低電平，以將比較器120置于非活動模式。響應(yīng)于內(nèi)部節(jié)點(diǎn)vintp和vintn被拉到邏輯低電平，反相器器件inv1、inv2、inv3和inv4將輸出vcompp和vcompn拉至邏輯低電平。

另一方面，當(dāng)clkc處于邏輯低電平時(shí)，pmos器件m2導(dǎo)通以提供dc偏置，并且nmos器件m7和m8關(guān)斷以將比較器120置于活動比較模式。在活動比較模式下，差分對m3和m4比較兩個(gè)輸入信號v+和v-以在內(nèi)部節(jié)點(diǎn)vintp和vintn處生成經(jīng)放大的增量信號。每個(gè)內(nèi)部節(jié)點(diǎn)vintp和vintn處的電壓信號然后由反相器inv1和inv2以及inv3和inv4轉(zhuǎn)換成軌到軌(rail-to-rail)數(shù)字信號，以生成數(shù)字輸出差分信號vcompp和vcompn。下面在圖4中示出了圖示比較器120的活動和非活動模式的波形圖。

圖4是示出根據(jù)一個(gè)實(shí)施例的saradc(例如，saradc100)的一個(gè)比較周期的操作的時(shí)序圖。在圖4中，x軸表示時(shí)間，y軸表示各種信號的電壓。時(shí)間軸包括由豎直虛線表示的各種時(shí)間點(diǎn)t1至t10。圖4示出了比較時(shí)鐘信號clkc。點(diǎn)t1和t10之間的時(shí)間段構(gòu)成clkc的一個(gè)周期(即一個(gè)比較周期)。雖然圖4示出了僅一個(gè)比較周期的定時(shí)波形，然而圖4也適用于saradc在其n個(gè)比較周期中的每個(gè)周期中的操作。

當(dāng)clkc在點(diǎn)t1之前處于邏輯高電平時(shí)，比較器120被復(fù)位以輸出處于邏輯低電平的信號vcompp和vcompn，并且有效信號也被設(shè)置到邏輯低電平。控制邏輯310被實(shí)現(xiàn)為使得當(dāng)采樣時(shí)鐘信號clks、電容器陣列(eoc)信號的一端以及有效信號中的每一個(gè)處于邏輯低電平時(shí)，clkc信號在點(diǎn)t1處被設(shè)置到邏輯低電平。例如，clkc可以由接收clks、eoc和有效信號作為輸入的3輸入數(shù)字or門生成。有效信號指示比較器處于活動模式，并且該有效信號可以通過比較器輸出信號vcompp和vcompn的邏輯or運(yùn)算來生成。saradc的比較器120被配置為在時(shí)鐘信號clkc的下降沿被觸發(fā)。在點(diǎn)t1處的clkc的下降沿處，比較器開始它的操作以在點(diǎn)t2生成輸出，使得vcompp或vcompn切換到邏輯高電平。點(diǎn)t1和t2之間的時(shí)間段表示比較器的生成時(shí)間。

當(dāng)在點(diǎn)t2處生成比較器輸出信號vcompp/vcompn時(shí)，vcompp/vcompn在點(diǎn)t2處可用于窗口138，并且只要window_i信號被設(shè)置到邏輯高電平，窗口138則可以開始生成vwindow_i，如以上參考圖3所述。window_i信號由信號clki和clks的組合生成，如下面將參考圖5詳細(xì)描述的。window_i在點(diǎn)t1之前被設(shè)置到邏輯高電平，并且將保持在邏輯高電平，至少直到比較器輸出被鎖存為clki。在比較器輸出vcompp/vcompn的下降沿在點(diǎn)t8出現(xiàn)之前，window_i信號的下降沿也必須出現(xiàn)，因?yàn)殒i存的比較器輸出bi必須在比較器輸出在點(diǎn)t8處變化之前被提供給dac140。

window_i信號控制窗口320的傳輸門txgate1和txgate2，使得當(dāng)window_i處于邏輯高電平時(shí)txgate1導(dǎo)通，并且當(dāng)window_i處于邏輯低電平時(shí)txgate2導(dǎo)通。當(dāng)window_i被設(shè)置到邏輯高電平以導(dǎo)通txgate1時(shí)，點(diǎn)t2處的比較器輸出vcompp/vcompn通過txgate1被提供，以在點(diǎn)t3處生成vwindow_i、ctrli和vdaci信號。點(diǎn)t2和t3之間的時(shí)間段表示txgate1、bufi、以及pmosi或nmosi的信號傳播時(shí)間。由于vdaci在點(diǎn)t3處可用，所以直到從點(diǎn)t3到點(diǎn)t10的比較周期的結(jié)束的剩余時(shí)間可用于dac電容器穩(wěn)定。

可以生成有效信號作為比較器輸出vcompp和vcompn的邏輯or運(yùn)算，以指示vcompp或vcompn中的任何一個(gè)的改變。例如，有效信號可以由2輸入數(shù)字or門來生成，該2輸入數(shù)字or門接收vcompp和vcompn作為它的輸入。在比較器輸出之一在t2點(diǎn)處已經(jīng)改變它的值之后，有效信號被生成并且在點(diǎn)t4被設(shè)置到邏輯高電平。點(diǎn)t2和t4之間的時(shí)間段表示2輸入數(shù)字or門的信號傳播延遲。

點(diǎn)t4處的有效信號的上升沿將觸發(fā)時(shí)鐘信號clki的生成。時(shí)鐘信號clki在由上升沿示出的點(diǎn)t5處被生成，并且點(diǎn)t4和t5之間的時(shí)間段表示與clki的生成相關(guān)聯(lián)的時(shí)間段。時(shí)鐘信號clki在點(diǎn)t5處的上升沿將觸發(fā)dffi的比較器輸出vcompp/vcompn的鎖存。dffi生成表示在點(diǎn)t6處作為上升沿示出的比較器輸出vcompp/vcompn的鎖存版本的bi信號。點(diǎn)t5和t6之間的時(shí)間段表示與觸發(fā)器dffi的ck-q時(shí)間相關(guān)聯(lián)的時(shí)間段。

點(diǎn)t4處的有效信號的上升沿也將觸發(fā)時(shí)鐘信號clkc被設(shè)置到邏輯高電平，如點(diǎn)t6所示。點(diǎn)t4和t6之間的時(shí)間段表示與生成clkc信號的電路(例如，3輸入數(shù)字or門)的信號傳播延遲相關(guān)聯(lián)的時(shí)間段。點(diǎn)t6處的時(shí)鐘信號clkc的上升沿將復(fù)位比較器，以在點(diǎn)t8以邏輯低電平輸出每個(gè)比較器輸出vcompp和vcompn。點(diǎn)t6和t8之間的時(shí)間段表示與重置比較器相關(guān)聯(lián)的時(shí)間段。在一個(gè)實(shí)施例中，在比較器在點(diǎn)t8被復(fù)位之前，比較器輸出信號vcompp/vcompn從比較器被提供給dac電容器陣列。

windowi信號在點(diǎn)t7被設(shè)置到邏輯低電平，使得其下降沿出現(xiàn)在bi信號在點(diǎn)t6處切換之后并且在比較器輸出vcompp/vcompn在點(diǎn)t8被復(fù)位之前。當(dāng)window_i被設(shè)置到邏輯低電平以在點(diǎn)t7處導(dǎo)通txgate2時(shí)，被鎖存的比較器輸出bi通過txgate2被提供，以生成vwindow_i、ctrli和vdaci信號。也就是說，點(diǎn)t7之后的vdaci(在實(shí)際中是在考慮到與txgate2、bufi、以及pmosi或nmosi相關(guān)的信號傳播延遲之后)基于比較器輸出(即，bi)的鎖存版本。換句話說，在點(diǎn)t2和t7之間，vdaci基于從比較器被直接饋送給窗口320的比較器輸出，而在點(diǎn)t7和t10之間，vdaci基于比較器輸出的鎖存版本。通過在鎖存時(shí)間之前將比較器輸出信號vcomp饋送給dac電容器陣列，與其中dac電容器陣列僅在鎖存時(shí)間之后(即，在點(diǎn)t6之后)接收比較器輸出信號vcomp的實(shí)現(xiàn)方式相比，dac電容器陣列具有采樣時(shí)鐘周期(即，clks)的更長時(shí)間幀用于穩(wěn)定它的電容器。也就是說，通過在鎖存時(shí)間之前將比較器輸出信號vcomp饋送給dac電容器陣列，用于dac電容器穩(wěn)定的時(shí)間幀具有從t3到t6的額外時(shí)間。

在點(diǎn)t8，當(dāng)比較器輸出vcompp/vcompn被復(fù)位到邏輯低電平值時(shí)，有效信號也在單個(gè)傳播延遲之后在點(diǎn)t9被設(shè)置到邏輯低電平值。點(diǎn)t10表示由時(shí)鐘clkc表示的比較周期的結(jié)束。下面參考圖5描述信號clki和window_i的生成。

圖5是示出根據(jù)一個(gè)實(shí)施例的4位saradc的時(shí)鐘信號的時(shí)序圖。在圖5中，x軸表示時(shí)間，y軸表示各種信號的電壓。時(shí)間軸包括由豎直虛線表示的各種時(shí)間點(diǎn)t1至t8。圖5示出了采樣時(shí)鐘信號clks和比較時(shí)鐘信號clkc。點(diǎn)t1和t8之間的時(shí)間段構(gòu)成clks的一個(gè)周期，其表示用于將模擬輸入電壓轉(zhuǎn)換為4位數(shù)字輸出的時(shí)間段。圖5示出了點(diǎn)t3和t7之間的至少四個(gè)比較時(shí)鐘周期。在每個(gè)比較時(shí)鐘周期中的saradc的操作在以上參考圖4被描述。圖5還示出了時(shí)鐘信號clki和窗口脈沖信號window_i。

采樣時(shí)鐘信號clks通過當(dāng)clkd處于邏輯高電平時(shí)對模擬輸入電壓vin進(jìn)行采樣并且當(dāng)clks處于邏輯低電平時(shí)保持采樣值，來控制采樣和保持電路(例如，采樣/保持110)。clks的采樣時(shí)間幀在t1和t2之間示出，并且保持時(shí)間幀在t2和t8之間示出。例如，采樣時(shí)間幀被設(shè)置為clks時(shí)間段的大約20％。保持時(shí)間幀包括4位saradc的至少四個(gè)clkc時(shí)鐘周期(或n位saradc的n個(gè)周期)。第一clkc時(shí)鐘周期在點(diǎn)t3和t4之間，第二周期在點(diǎn)t4和t5之間，第三周期在點(diǎn)t5和t6之間，并且第四周期在點(diǎn)t6和t7之間。

時(shí)鐘信號clk1至clk4(即，clki，其中i＝1：4)被用于由觸發(fā)器dffi鎖存比較器輸出。時(shí)鐘信號clk1至clk4被生成作為異步時(shí)鐘信號，以避免在saradc中對高頻同步時(shí)鐘信號的使用。在clki的上升沿，觸發(fā)器dffi對比較器輸出進(jìn)行采樣。如果比較器輸出為高，則dac電容器陣列的相關(guān)電容器的底板從vrefp切換到vrefn，如以上參考圖3所述。如果比較器輸出為低，則dac電容器陣列的相關(guān)電容的底板繼續(xù)被連接到vrefp。為了確保針對每個(gè)比較周期只切換dac電容器陣列的僅一個(gè)電容，clki時(shí)鐘信號被生成為使得在每個(gè)比較時(shí)鐘周期中只有一個(gè)clki信號從邏輯低電平切換到邏輯高電平。例如，clk1在點(diǎn)t3處、clk2在點(diǎn)t4處、clk3在點(diǎn)t5處、clk4在點(diǎn)t6處從邏輯低電平被切換到邏輯高電平。在t8點(diǎn)處的每個(gè)clki的下降沿處，所有電容都重新連接到vrefp，以結(jié)束將模擬輸入電壓轉(zhuǎn)換為4位數(shù)字輸出的過程。

窗口信號window_1至window_4(即，window_i，其中i＝1：4)用于選擇要被提供給dac電容器陣列的適當(dāng)版本的比較器輸出vcomp，如以上參考圖3所述?？梢酝ㄟ^組合異步時(shí)鐘信號clks和clki來生成窗口信號，使得window_i信號的脈沖寬度從先前的比較周期開始于時(shí)鐘信號clki-1的上升沿，并且從當(dāng)前比較周期結(jié)束于時(shí)鐘信號clki的上升沿。因?yàn)闀r(shí)鐘信號clki-1對于第一比較周期不存在，所以使用clks信號，如下一段詳細(xì)描述的。window_i信號的脈沖寬度被設(shè)置以僅選擇比較器輸出vcomp的上升沿，而不是選擇它的下降沿。因此，window_i信號的脈沖寬度不能長于一個(gè)clkc周期(即，一個(gè)比較時(shí)鐘周期)，并且window_i信號的下降沿應(yīng)當(dāng)在比較器輸出vcomp的下降沿之前。

window_i信號可以由時(shí)鐘信號clki和clki-1的組合來生成。也就是說，可以通過來自當(dāng)前比較周期的時(shí)鐘信號clki和先前比較周期的時(shí)鐘信號clki-1的組合來生成用于當(dāng)前比較周期的window_i信號。例如，window_i在clki-1的上升沿被設(shè)置到邏輯高電平，并且在clki的上升沿被設(shè)置到邏輯低電平。因此，window_2在點(diǎn)t3和t4之間被設(shè)置到邏輯高電平，window_3在點(diǎn)t4和t5之間，并且window_4在點(diǎn)t5和t6之間。第一窗口信號window_1是不同的，因?yàn)閏lk0不存在。為了生成window_1，使用采樣時(shí)鐘信號clks的互補(bǔ)信號而不是clk0。window_i在點(diǎn)t2和t3之間被設(shè)置到邏輯高電平。窗口信號被生成以使得只有一個(gè)window_i信號在點(diǎn)t1和t8之間在整個(gè)采樣時(shí)鐘周期期間的任何時(shí)間被設(shè)置到邏輯高電平。在一個(gè)實(shí)施例中，在從clki信號的上升沿出現(xiàn)的時(shí)間點(diǎn)起的持續(xù)時(shí)間之后，window_i信號被設(shè)置到邏輯低電平。例如，在從點(diǎn)t4起的時(shí)間段之后、但是在點(diǎn)t5之前的時(shí)間點(diǎn)，將window_2設(shè)置到邏輯低電平。

圖6是示出延遲比較器輸出的下降沿的saradc的實(shí)施例的時(shí)序圖。圖6示出了類似于以上參考圖4描述的操作的saradc的操作，區(qū)別在于，比較器輸出vcompn的下降沿從點(diǎn)t8延伸到t10，如箭頭605所示。如以上參考圖4和5所討論的，window_i的下降沿必須出現(xiàn)在點(diǎn)t6處的bi的上升沿與點(diǎn)t8處的比較器輸出vcompn的下降沿之間。隨著saradc采樣頻率的增加，點(diǎn)t6和t8之間的時(shí)間幀變小。在這樣的示例性場景中，增加bi的上升沿和比較器輸出vcompn的下降沿之間的時(shí)間幀是有利的，除其他原因之外，因?yàn)樵黾拥臅r(shí)間幀在比較器輸出變化之前提供了用于window_i信號的下降沿的額外時(shí)間裕度。例如，可以將vcompn的下降沿從點(diǎn)t8延遲到t10，以增加bi的上升沿和比較器輸出vcompn的下降沿之間的時(shí)間幀。下面參考圖7描述用于增加時(shí)間幀的替代實(shí)施例。

圖7是示出了增加用于window_i脈沖的下降沿的時(shí)間幀的saradc的替代實(shí)施例的時(shí)序圖。圖7示出了saradc的操作，其類似于以上參考圖4描述的操作，僅有一個(gè)區(qū)別。圖7中的dac輸出信號vdacip/vdacin由txgate1的輸出處的比較器輸出vcomp和bi的邏輯組合(例如，邏輯or)生成，以去除window_i上的條件——該條件是：window_i信號的下降沿必須在比較器輸出vcomp的下降沿之前出現(xiàn)。例如，vdacip/vdacin可以由2輸入or門生成，其中在txgate1的輸出處的比較器輸出vcomp作為第一個(gè)輸入并且信號bi作為第二輸入。由于該實(shí)施例不需要window_i的下降沿在vcomp的下降沿之前出現(xiàn)，所以window_i的下降沿實(shí)際上可以在vcomp的下降沿之后出現(xiàn)。例如，在vcomp的下降沿在點(diǎn)t7處出現(xiàn)之后，window_i的下降沿在點(diǎn)t9處出現(xiàn)。在點(diǎn)t7處的vcomp的下降沿觸發(fā)有效信號在點(diǎn)t8達(dá)到邏輯低電平。

圖8是示出根據(jù)一個(gè)實(shí)施例的n位saradc的操作的流程圖。saradc接收模擬輸入電壓vin和參考電壓信號vref作為輸入，以生成數(shù)字位字，用作作為vin的數(shù)字近似的輸出。對于n位saradc，vin的模數(shù)轉(zhuǎn)換采用如以上參考圖2到4所述的n個(gè)比較周期。圖8的流程圖示出了在n個(gè)比較周期中的第一比較周期的saradc的操作。

saradc的比較器(例如，比較器120)在第一比較周期期間生成810表示輸入電壓信號vin和表示參考電壓信號vref的信號之間的差異的比較器輸出信號(即，vcomp)。表示參考電壓信號vref的信號可以是作為數(shù)字輸出bi的模擬近似的信號vdac。vdac也可以表示為范圍在零到vref伏特之間的模擬電壓值。

saradc的控制邏輯(例如，控制邏輯310)在由時(shí)鐘信號(即，clki)的切換定義的鎖存時(shí)間生成820個(gè)表示比較器輸出信號vcomp的控制輸出信號(即，bi)。比較器輸出信號vcomp也由窗口電路(例如，窗口320)接收，窗口電路可以將比較器輸出信號的版本提供給saradc的dac(例如dac330)。窗口電路在比比較器輸出信號vcomp的鎖存時(shí)間早時(shí)鐘信號clki的時(shí)間向dac提供比較器輸出信號vcomp。在比較器輸出在鎖存時(shí)間處(即，在信號bi的上升沿之后)被時(shí)鐘信號鎖存之后，窗口電路將比較器輸出bi的鎖存版本提供給dac。在一個(gè)實(shí)施例中，比較器輸出信號vcomp在比較器在比較周期期間被復(fù)位之前從比較器被提供給dac。

接下來，dac的dac電容器陣列(例如，cdaci)響應(yīng)于在鎖存時(shí)間之前接收到比較器輸出信號vcomp來生成830輸入電壓信號vin的近似(即，vdac)。與其中dac電容器陣列僅在鎖存時(shí)間之后接收比較器輸出信號vcomp的實(shí)現(xiàn)相比，通過在鎖存時(shí)間之前開始在dac電容器陣列處接收比較器輸出信號vcomp，dac電容器陣列具有采樣時(shí)鐘周期(即，clks)的更長時(shí)間幀用于它的電容器的穩(wěn)定。隨著saradc的采樣頻率的增加，用于dac電容器陣列穩(wěn)定的被增加的時(shí)間是有用的。在鎖存時(shí)間生成信號bi之后，dac電容器陣列響應(yīng)于接收到比較器輸出信號bi的鎖存版本來繼續(xù)生成vdac。這使第一比較周期結(jié)束。

接下來，將在第一比較周期中生成的vdac信號饋送回到比較器，以便在第二比較周期中與經(jīng)采樣的vin進(jìn)行比較。saradc在第二比較周期中的操作與上述第一比較周期相同。在n個(gè)比較周期中重復(fù)在第一比較周期中描述的saradc的操作以完成模擬輸入電壓vin到n位數(shù)字近似(即在n個(gè)比較周期之后的bi)的轉(zhuǎn)換。

圖9是根據(jù)一個(gè)實(shí)施例的可以存儲saradc的表示的專用計(jì)算設(shè)備的框圖。在一個(gè)實(shí)施例中，saradc或saradc內(nèi)的部件的表示可以作為數(shù)據(jù)被存儲在非暫態(tài)計(jì)算機(jī)可讀介質(zhì)(例如，非易失性存儲器918)中。該表示可以是saradc的行為級別、寄存器傳送級別、邏輯元件級別、晶體管級別和布局幾何級別。

在一些實(shí)施例中，計(jì)算機(jī)900包括用于傳輸數(shù)據(jù)的互連或總線902(或其他通信裝置)。計(jì)算機(jī)900可以包括處理裝置，諸如與總線902耦合以處理信息的一個(gè)或多個(gè)處理器904。處理器904可以包括一個(gè)或多個(gè)物理處理器和/或一個(gè)或多個(gè)邏輯處理器。雖然為了簡單起見，總線902被示出為單個(gè)互連，但是應(yīng)當(dāng)理解，總線902可以表示多個(gè)不同的互連或總線。圖9所示的總線902是表示通過適當(dāng)?shù)臉蚪悠?、適配器、控制器等連接的任何一個(gè)或多個(gè)單獨(dú)的物理總線、點(diǎn)對點(diǎn)連接、或兩者的抽象。

在一些實(shí)施例中，計(jì)算機(jī)900還包括被描繪為用于存儲要由處理器904執(zhí)行的信息和指令的主存儲器912的隨機(jī)存取存儲器(ram)或其他動態(tài)存儲設(shè)備。主存儲器912可以包括應(yīng)用的活動存儲裝置，包括用于由計(jì)算機(jī)900的用戶在網(wǎng)絡(luò)瀏覽活動中使用的瀏覽器應(yīng)用。主存儲器912還可以包括某些寄存器或其他專用存儲器。

計(jì)算機(jī)900還可以包括用于為處理器904存儲靜態(tài)信息和指令的只讀存儲器(rom)916或其他靜態(tài)存儲設(shè)備。計(jì)算機(jī)900還可以包括用于存儲某些元素的一個(gè)或多個(gè)非易失性存儲器元件918，包括例如閃存、硬盤、固態(tài)驅(qū)動器。非易失性存儲元件918可以存儲上面參考圖1到7描述的saradc的表示，或者saradc內(nèi)的部件可以作為數(shù)據(jù)被存儲。該表示可以是saradc的行為級別、寄存器傳送級別、邏輯元件級別、晶體管級別和布局幾何級別。

計(jì)算機(jī)900可以包括耦合到總線902的收發(fā)器模塊920。收發(fā)器模塊920還可以包括傳輸器模塊和接收器模塊。收發(fā)器模塊920包括用以連接到其他設(shè)備(未示出)的一個(gè)或多個(gè)端口922。

計(jì)算機(jī)900還可以包括耦合到總線902并且被配置為從通過端口922耦合的第二設(shè)備(未示出)檢測信息的電路邏輯940。計(jì)算機(jī)900還可以包括經(jīng)由總線902耦合的輸出顯示器926。在一些實(shí)施例中，顯示器926可以包括用于向用戶顯示信息或內(nèi)容的液晶顯示器(lcd)或任何其他顯示技術(shù)，包括三維(3d)顯示器?；蛘撸@示器926可以包括也可以是輸入設(shè)備924的一部分的觸摸屏。在一些環(huán)境中，顯示器926可以包括音頻設(shè)備，例如用于提供音頻信息的揚(yáng)聲器。計(jì)算機(jī)900還可以包括電源930，其可以包括供電源、電池、太陽能電池、燃料電池、或者用于提供電力或發(fā)電的其它設(shè)備。由電源930提供的任何電力可以根據(jù)需要被分配給計(jì)算機(jī)900的元件。

盡管已經(jīng)示出和描述了本公開的特定實(shí)施例和應(yīng)用，但是應(yīng)當(dāng)理解，這些實(shí)施例不限于本文中公開的精確的構(gòu)造和部件，可以在不脫離由所附權(quán)利要求限定的本公開的精神和范圍的情況下，對本文中公開的本公開的方法和裝置的布置、操作和細(xì)節(jié)做出各種修改、變化和變化。