具有零延遲的旁路多路復(fù)用器的觸發(fā)器的制造方法
【專利摘要】示例性實(shí)施例會(huì)公開(kāi)一種插入零延遲的旁路多路復(fù)用器的觸發(fā)器電路，其包括：主電路，其被配置為接收數(shù)據(jù)輸入、輸入時(shí)鐘信號(hào)以及旁路信號(hào)，并且向第一節(jié)點(diǎn)輸出中間信號(hào)；以及從電路，其被配置為接收在第一節(jié)點(diǎn)處的中間信號(hào)、輸入時(shí)鐘信號(hào)以及旁路信號(hào)，并且輸出一輸出時(shí)鐘信號(hào)。旁路信號(hào)控制從電路基于旁路信號(hào)的邏輯電平輸出經(jīng)緩沖的輸入時(shí)鐘信號(hào)和拉伸時(shí)鐘信號(hào)之一作為該輸出時(shí)鐘信號(hào)。
【專利說(shuō)明】具有零延遲的旁路多路復(fù)用器的觸發(fā)器
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)要求于2013年8月5日提交的第61/862，249號(hào)美國(guó)臨時(shí)申請(qǐng)的優(yōu)先權(quán)，通過(guò)引用將其全部公開(kāi)內(nèi)容結(jié)合于此。

【技術(shù)領(lǐng)域】
[0003]與示例性實(shí)施例一致的裝置涉及具有零延遲的旁路多路復(fù)用器的觸發(fā)器，并且更具體地，涉及具有零延遲的旁路多路復(fù)用器的觸發(fā)器，其可以實(shí)現(xiàn)不引起額外延遲的測(cè)試設(shè)計(jì)(DFT)覆蓋。

【背景技術(shù)】
[0004]在相關(guān)技術(shù)中，主-從觸發(fā)器配置一般被用來(lái)操縱被提供到至少一個(gè)存儲(chǔ)器電路中的時(shí)鐘輸入。例如，被操作的時(shí)鐘輸入可以是分頻時(shí)鐘或拉伸(stretched)時(shí)鐘。
[0005]然而，在相關(guān)技術(shù)中，如果時(shí)鐘輸入被主-從觸發(fā)器操縱，則可能丟失用于存儲(chǔ)器電路的DFT覆蓋。因此，布置在相關(guān)技術(shù)的主-從觸發(fā)器配置的下游的存儲(chǔ)器電路要求用于DFT測(cè)試的常規(guī)時(shí)鐘輸入。
[0006]為了解決要求用于存儲(chǔ)器電路的DFT的常規(guī)時(shí)鐘輸入的問(wèn)題，相關(guān)技術(shù)添加下游多路復(fù)用器以允許常規(guī)時(shí)鐘被用于存儲(chǔ)器電路的DFT測(cè)試。然而，添加下游多路復(fù)用器增加了時(shí)間延遲。時(shí)間延遲可能引起保持時(shí)間違反。在這種情形下，保持時(shí)間違反在存儲(chǔ)器電路在違反存儲(chǔ)器電路的定時(shí)約束的時(shí)刻接收常規(guī)時(shí)鐘輸入時(shí)發(fā)生。再者，保持時(shí)間違反可以要求額外的保持緩沖器來(lái)解決時(shí)間延遲，以使得在存儲(chǔ)器電路的定時(shí)約束內(nèi)輸入常規(guī)時(shí)鐘。因此，當(dāng)如在相關(guān)技術(shù)中那樣添加下游多路復(fù)用器時(shí)，功耗、定時(shí)延遲和電路大小可能增加。額外的功耗、定時(shí)延遲和電路大小作為下游多路復(fù)用器和額外的保持緩沖器的結(jié)果發(fā)生。因此，需要改進(jìn)的用于DFT的配置，其不要求增加的功耗、定時(shí)延遲和電路大小。


【發(fā)明內(nèi)容】

[0007]示例性實(shí)施例提供了一種具有零延遲的多路復(fù)用器的觸發(fā)器，以使得在不引起額外延遲的情況下實(shí)現(xiàn)測(cè)試設(shè)計(jì)覆蓋。
[0008]根據(jù)示例性實(shí)施例的方面，提供一種插入零延遲的旁路多路復(fù)用器的觸發(fā)器電路，所述觸發(fā)器電路包括:主電路，其可以被配置為接收數(shù)據(jù)輸入、輸入時(shí)鐘信號(hào)以及旁路信號(hào)，并且向第一節(jié)點(diǎn)輸出中間信號(hào)；以及從電路，其可以被配置為接收在第一節(jié)點(diǎn)處的中間信號(hào)、輸入時(shí)鐘信號(hào)以及旁路信號(hào)，并且輸出一輸出時(shí)鐘信號(hào)。旁路信號(hào)可以控制所述從電路基于所述旁路信號(hào)的邏輯電平輸出經(jīng)緩沖的輸入時(shí)鐘信號(hào)和拉伸時(shí)鐘信號(hào)之一作為該輸出時(shí)鐘信號(hào)。
[0009]所述主電路可以包括:連接在第一電壓源和第三PMOS晶體管之間、并被所述旁路信號(hào)控制的旁路PMOS晶體管；以及連接在第三節(jié)點(diǎn)和地之間、并被所述旁路信號(hào)控制的旁路NMOS晶體管。
[0010]所述主電路還可以包括:連接在第一電壓源和第一節(jié)點(diǎn)之間、并被所述輸入時(shí)鐘信號(hào)控制的第一 PMOS晶體管；連接在第一電壓源和第一節(jié)點(diǎn)之間、并被所述第二節(jié)點(diǎn)控制的第二 PMOS晶體管；連接在第一節(jié)點(diǎn)和第二 NMOS晶體管之間的第一 NMOS晶體管，其中，第一NMOS晶體管被所述數(shù)據(jù)輸入控制；連接在第二NMOS晶體管和地之間、并被所述第二節(jié)點(diǎn)控制的第三NMOS晶體管；連接在第一 NMOS晶體管和第三NMOS晶體管之間、并被所述輸入時(shí)鐘信號(hào)控制的第二NMOS晶體管；連接在旁路PMOS晶體管和第二節(jié)點(diǎn)之間、并被所述輸入時(shí)鐘信號(hào)控制的第三PMOS晶體管；連接在第一電壓源和第二節(jié)點(diǎn)之間、并被所述中間信號(hào)控制的第四PMOS晶體管；連接在第一節(jié)點(diǎn)和第九NMOS晶體管之間、并被所述第一節(jié)點(diǎn)的反轉(zhuǎn)信號(hào)控制的第四NMOS晶體管；連接在第二節(jié)點(diǎn)和第三節(jié)點(diǎn)之間、并被所述中間信號(hào)控制的第五NMOS晶體管；連接在第三節(jié)點(diǎn)和第七NMOS晶體管之間、并被所述數(shù)據(jù)輸入的反轉(zhuǎn)信號(hào)控制的第六NMOS晶體管；連接在第六NMOS晶體管和地之間、并被輸入時(shí)鐘信號(hào)控制的第七NMOS晶體管；連接在第九NMOS晶體管和地之間、并被輸入時(shí)鐘信號(hào)控制的第八NMOS晶體管；以及連接在第八NMOS晶體管和第二節(jié)點(diǎn)之間、并被第二節(jié)點(diǎn)的反轉(zhuǎn)信號(hào)控制的第九NMOS晶體管。
[0011 ] 所述從電路可以包括旁路或非門，該旁路或非門被配置為接收旁路信號(hào)以及第六節(jié)點(diǎn)的信號(hào)，并且輸出第四節(jié)點(diǎn)的信號(hào)。
[0012]所述從電路還可以包括連接在第一電壓源和第十NMOS晶體管之間、并被所述第一節(jié)點(diǎn)的中間信號(hào)控制的第五PMOS晶體管；連接在第五PMOS晶體管和第i^一 NMOS晶體管之間、并被所述輸入時(shí)鐘信號(hào)控制的第十NMOS晶體管；連接在第十NMOS晶體管和地之間、并被所述中間信號(hào)控制的第十一NMOS晶體管；連接在第一電壓源和第七PMOS晶體管之間、并被第四節(jié)點(diǎn)的信號(hào)控制的第六PMOS晶體管；連接在第六PMOS晶體管和第十二NMOS晶體管之間、并被輸入時(shí)鐘信號(hào)控制的第七PMOS晶體管；以及連接在第七PMOS晶體管和第五節(jié)點(diǎn)之間、并被第四節(jié)點(diǎn)的信號(hào)控制的第十二 NMOS晶體管。
[0013]所述從電路還可以包括反相器，所述反相器將所述第六節(jié)點(diǎn)的信號(hào)反轉(zhuǎn)以使得該反相器輸出所述輸出時(shí)鐘信號(hào)。
[0014]所述觸發(fā)器電路可以被用來(lái)利用所述輸出時(shí)鐘信號(hào)來(lái)測(cè)試至少一個(gè)外部電路。
[0015]所述至少一個(gè)外部電路可以是至少一個(gè)存儲(chǔ)器電路。
[0016]響應(yīng)于所述旁路信號(hào)為邏輯高，所述主電路可以被禁用，所述輸入時(shí)鐘信號(hào)可以被緩沖，并且可以從所述從電路輸出經(jīng)緩沖的時(shí)鐘信號(hào)作為輸出時(shí)鐘信號(hào)。
[0017]響應(yīng)于所述旁路信號(hào)為邏輯低，可以從所述從電路輸出拉伸時(shí)鐘信號(hào)作為輸出時(shí)鐘信號(hào)。拉伸時(shí)鐘信號(hào)可以相比于輸入時(shí)鐘信號(hào)而被拉伸。
[0018]根據(jù)示例性實(shí)施例的另一方面，提供一種插入零延遲旁路多路復(fù)用器的方法，所述方法包括:在第一電路處接收數(shù)據(jù)輸入、輸入時(shí)鐘信號(hào)以及旁路信號(hào)；在所述第一電路的第一節(jié)點(diǎn)處輸出中間信號(hào)；在第二電路處接收在第一節(jié)點(diǎn)處的中間信號(hào)、輸入時(shí)鐘信號(hào)以及旁路信號(hào)；以及從所述第二電路輸出一輸出時(shí)鐘信號(hào)?？梢曰谒龅谝浑娐泛退龅诙娐返哪Ｊ絹?lái)輸出經(jīng)緩沖的輸入時(shí)鐘信號(hào)和拉伸時(shí)鐘信號(hào)之一作為該輸出時(shí)鐘信號(hào)。
[0019]所述方法還可以包括:在旁路模式期間禁用所述第一電路；在旁路模式期間、在第二電路中緩沖所述輸入時(shí)鐘信號(hào)；在旁路模式期間、從第二電路輸出經(jīng)緩沖的輸入時(shí)鐘信號(hào)作為輸出時(shí)鐘信號(hào)。
[0020]所述旁路模式可以是所述旁路信號(hào)為邏輯高的模式。
[0021]所述方法還可以包括:在非旁路模式期間、從所述第二電路輸出拉伸時(shí)鐘信號(hào)作為輸出時(shí)鐘信號(hào)，并且所述拉伸時(shí)鐘信號(hào)相比于輸入時(shí)鐘信號(hào)是被拉伸的。
[0022]所述非旁路模式可以是所述旁路信號(hào)為邏輯低的模式。
[0023]所述方法還可以包括:利用所述輸出時(shí)鐘信號(hào)來(lái)測(cè)試至少一個(gè)外部電路。
[0024]所述至少一個(gè)外部電路可以是至少一個(gè)存儲(chǔ)器電路。
[0025]根據(jù)又一示例性實(shí)施例，提供一種觸發(fā)器電路，所述觸發(fā)器電路包括接收輸入時(shí)鐘信號(hào)的第一電路；以及接收輸入時(shí)鐘信號(hào)并輸出一輸出時(shí)鐘信號(hào)的第二電路。
[0026]所述第一電路可以包括連接在電壓源和第一 PMOS晶體管之間、并被旁路信號(hào)控制的旁路PMOS晶體管；以及連接在第一NMOS晶體管和地之間、并被所述旁路信號(hào)控制的旁路NMOS晶體管。
[0027]所述第二電路可以包括:旁路或非門，其被配置為接收旁路信號(hào)以及第一節(jié)點(diǎn)的信號(hào)，并且輸出第二節(jié)點(diǎn)的信號(hào)；反相器，其將所述第一節(jié)點(diǎn)的信號(hào)反轉(zhuǎn)以使得該反相器輸出輸出時(shí)鐘信號(hào)。所述第二節(jié)點(diǎn)的信號(hào)是輸入到第二電路的第二 PMOS晶體管和第二 NMOS晶體管的控制。
[0028]所述旁路信號(hào)可以控制所述第二電路基于所述旁路信號(hào)的邏輯電平輸出經(jīng)緩沖的輸入時(shí)鐘信號(hào)和拉伸時(shí)鐘信號(hào)之一作為輸出時(shí)鐘信號(hào)。
[0029]響應(yīng)于所述旁路信號(hào)為邏輯低，從所述第二電路輸出拉伸時(shí)鐘信號(hào)作為輸出時(shí)鐘信號(hào)。拉伸時(shí)鐘信號(hào)相比于輸入時(shí)鐘信號(hào)是被拉伸的。
[0030]響應(yīng)于所述旁路信號(hào)為邏輯高，所述第一電路被禁用，所述輸入時(shí)鐘信號(hào)被緩沖，可以從所述第二電路輸出經(jīng)緩沖的輸入時(shí)鐘信號(hào)作為輸出時(shí)鐘信號(hào)。拉伸時(shí)鐘信號(hào)相比于輸入時(shí)鐘信號(hào)是被拉伸的。

【專利附圖】

【附圖說(shuō)明】
[0031]從以下結(jié)合附圖的詳細(xì)描述，將更清楚地理解說(shuō)明性的、非限制性的示例實(shí)施例，附圖中:
[0032]圖1是圖示相關(guān)技術(shù)中測(cè)試設(shè)計(jì)配置的示圖；
[0033]圖2是圖示根據(jù)示例性實(shí)施例的測(cè)試設(shè)計(jì)配置的示圖；
[0034]圖3是圖示根據(jù)示例性實(shí)施例的圖2的觸發(fā)器電路的示圖；
[0035]圖4是圖示根據(jù)示例性實(shí)施例的圖3的觸發(fā)器電路的高電平配置的示圖；以及
[0036]圖5是根據(jù)示例性實(shí)施例的測(cè)試設(shè)計(jì)配置的流程圖；

【具體實(shí)施方式】
[0037]下文中將參考附圖更充分地描述發(fā)明構(gòu)思的各種示例性實(shí)施例。然而，發(fā)明構(gòu)思可以以許多不同的形式具體實(shí)現(xiàn)，而不應(yīng)當(dāng)被解釋為受限于這里所闡述的實(shí)施例。更確切地說(shuō)，提供這些實(shí)施例以使得本公開(kāi)將是徹底且完整的，并且將把發(fā)明構(gòu)思的范圍充分地傳達(dá)給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚起見(jiàn)，層和區(qū)域的大小和相對(duì)大小可被夸大。貫穿全文中相似的標(biāo)號(hào)指代相似的元件。
[0038]將會(huì)理解，雖然在這里可使用術(shù)語(yǔ)“第一”、“第二”、“第三”等等來(lái)描述各種元件，但這些元件不應(yīng)受這些術(shù)語(yǔ)所限。這些術(shù)語(yǔ)用于將一個(gè)元件與另一元件區(qū)分開(kāi)來(lái)。因此，以下論述的第一元件可被稱為第二元件，而不脫離實(shí)施例的教導(dǎo)。這里使用的術(shù)語(yǔ)“和/或”包括相關(guān)列出項(xiàng)目中的一個(gè)或多個(gè)的任何和全部組合。
[0039]將會(huì)理解，當(dāng)一個(gè)元件被稱為“連接”、“附接”或“耦接”到另一元件時(shí)，它可以直接連接、附接或耦接到該另一元件、或者可以存在居間的元件。相反，當(dāng)一個(gè)元件被稱為“直接連接到”、“直接附接到”或“直接耦接到”另一元件時(shí)，不存在居間的元件。用于描述元件之間關(guān)系的其它詞匯應(yīng)當(dāng)以類似的方式解釋(例如，“在…之間”相對(duì)于“直接在…之間”、“相鄰”相對(duì)于“直接相鄰”等等)。
[0040]這里使用的術(shù)語(yǔ)只是為了描述特定示例性實(shí)施例，而不是意圖限制實(shí)施例。這里使用的單數(shù)形式的“一”、“一個(gè)”意圖也包括復(fù)數(shù)形式，除非上下文另有清楚指示。還將理解，術(shù)語(yǔ)“包括”，當(dāng)在本說(shuō)明書(shū)中使用時(shí)，指明了所記述的特征、整數(shù)、步驟、操作、元件和/或組件的存在，但并不排除一個(gè)或多個(gè)其它特征、整數(shù)、步驟、操作、元件、組件和/或其群組的存在或添加。
[0041]除非另有定義，否則這里使用的所有術(shù)語(yǔ)(包括技術(shù)術(shù)語(yǔ)和科學(xué)術(shù)語(yǔ))具有與這些實(shí)施例所屬的【技術(shù)領(lǐng)域】的普通技術(shù)人員通常理解的含義相同的含義。還將理解，術(shù)語(yǔ)，例如常用的辭典中定義的那些術(shù)語(yǔ)，應(yīng)當(dāng)被解釋為具有與它們?cè)谙嚓P(guān)技術(shù)的上下文中的含義一致的含義，而不會(huì)被以理想化的或過(guò)度正式的意義來(lái)解釋，除非這里明確地這樣定義。
[0042]圖1是圖示相關(guān)技術(shù)中存儲(chǔ)器的DFT的配置的示圖。
[0043]圖1的DFT配置包括觸發(fā)器電路10、多路復(fù)用器20、多個(gè)保持緩沖器30以及作為DFT的對(duì)象的存儲(chǔ)器40。
[0044]在圖1的DFT配置中，觸發(fā)器電路10由串行布置的三個(gè)主-從觸發(fā)器構(gòu)成。然而，該相關(guān)技術(shù)的觸發(fā)器電路10被圖示為僅具有三個(gè)主-從觸發(fā)器以用于與稍后將描述的、根據(jù)發(fā)明構(gòu)思的示例性實(shí)施例的DFT配置進(jìn)行比較的目的。代替地，相關(guān)技術(shù)的觸發(fā)器電路10可以包括多于或者少于三個(gè)主-從觸發(fā)器。
[0045]圖1的觸發(fā)器電路10接收時(shí)鐘信號(hào)CK作為到三個(gè)主-從觸發(fā)器的組合的輸入。輸入到觸發(fā)器電路10的時(shí)鐘信號(hào)CK被直接輸入到三個(gè)主-從觸發(fā)器。多路復(fù)用器20被添加以選擇時(shí)鐘信號(hào)。具體地，多路復(fù)用器20接收觸發(fā)器電路10的輸出，它們是延遲的經(jīng)操縱的時(shí)鐘CKm和時(shí)鐘輸入CK。如圖1中所示，延遲的經(jīng)操縱的時(shí)鐘CKm是被主-從觸發(fā)器組合操縱的輸入時(shí)鐘信號(hào)CK。多路復(fù)用器20基于旁路使能信號(hào)BYP選擇延遲的經(jīng)操縱的時(shí)鐘CKm和時(shí)鐘輸入CK之一，并輸出所選的時(shí)鐘信號(hào)CKout。
[0046]在圖1的相關(guān)技術(shù)DFT配置中，雖然觸發(fā)器電路10包括多個(gè)主-從觸發(fā)器組合，但是觸發(fā)器電路10可以僅包括一個(gè)主-從觸發(fā)器組合。此外，圖1的觸發(fā)器電路10可以接收輸入時(shí)鐘信號(hào)CK以用于輸入到所述一個(gè)主-從觸發(fā)器組合。
[0047]在圖1的相關(guān)技術(shù)DFT配置中，將多路復(fù)用器20添加到觸發(fā)器電路10的下游可以引起額外的時(shí)間延遲。延遲可以引起保持時(shí)間違反(v1lat1n)。為了減輕圖1中的保持時(shí)間違反，可以要求多個(gè)保持緩沖器30。因此，在圖1的相關(guān)技術(shù)DFT配置中，功耗、定時(shí)延遲和電路大小可能增加。
[0048]圖2是圖示根據(jù)示例性實(shí)施例的DFT配置的示圖。
[0049]圖2的DFT配置的示例性實(shí)施例可以包括觸發(fā)器電路100、多路復(fù)用器200以及存儲(chǔ)器400。存儲(chǔ)器400可以與圖1中所示的相關(guān)技術(shù)DFT配置中的存儲(chǔ)器40類似。此外，觸發(fā)器電路100可以包括多個(gè)主-從觸發(fā)器組合。
[0050]與圖1中所示的相關(guān)技術(shù)DFT配置相反，圖2的示例性實(shí)施例中的多路復(fù)用器200可以被包括在觸發(fā)器電路100中。因此，示例性實(shí)施例的觸發(fā)器電路100可以接收輸入時(shí)鐘信號(hào)CK和旁路使能信號(hào)BYP，并且基于旁路信號(hào)輸出所選的時(shí)鐘信號(hào)CKout。應(yīng)該注意，現(xiàn)有相關(guān)技術(shù)的主-從觸發(fā)器組合不允許多路復(fù)用器200被包括在觸發(fā)器電路100中。
[0051]當(dāng)多路復(fù)用器200如圖2所示地在觸發(fā)器電路100內(nèi)實(shí)現(xiàn)時(shí)，不出現(xiàn)由于如圖1的相關(guān)技術(shù)DFT配置中所示的多路復(fù)用器20所導(dǎo)致的額外的時(shí)間延遲。因此，在圖2的DFT配置中，不增加功耗、定時(shí)延遲和電路大小。如圖2中所示，因?yàn)闆](méi)有額外的延遲，不再要求圖1的相關(guān)技術(shù)DFT配置中所要求的多個(gè)保持緩沖器30。
[0052]圖3是圖示根據(jù)示例性實(shí)施例的圖2的觸發(fā)器電路的示圖。具體地，圖3詳細(xì)圖示了圖2的觸發(fā)器電路100的一個(gè)主-從觸發(fā)器組合。
[0053]在圖3中，圖2的觸發(fā)器電路100可以包括主電路50和從電路70。
[0054]主電路50可以包括多個(gè)晶體管。主電路50可以包括第一 PMOS晶體管51、第二PMOS晶體管52、第三PMOS晶體管53和第四PMOS晶體管54。此外，主電路50可以包括第一 NMOS晶體管61、第二 NMOS晶體管62、第三NMOS晶體管63、第四NMOS晶體管64、第五NMOS晶體管65、第六NMOS晶體管66、第七NMOS晶體管67、第八NMOS晶體管68以及第九NMOS晶體管69。
[0055]再者，主電路50可以包括旁路PMOS晶體管55、旁路NMOS晶體管56、第一反相器57、第二反相器58和第三反相器59。主電路50可以接收數(shù)據(jù)輸入D、輸入時(shí)鐘信號(hào)CK以及旁路使能信號(hào)BYP，并且向第一節(jié)點(diǎn)NI輸出中間信號(hào)INTM。
[0056]具體地，圖3的第一 PMOS晶體管51可以連接在第一電壓源Vs和第一節(jié)點(diǎn)NI之間。第二 PMOS晶體管52也可以連接在第一電壓源Vs和第一節(jié)點(diǎn)NI之間。第三PMOS晶體管53可以連接在旁路PMOS晶體管55和第二節(jié)點(diǎn)N2之間。第四PMOS晶體管54可以連接在第一電壓源Vs和第二節(jié)點(diǎn)N2之間。
[0057]旁路PMOS晶體管55可以連接在第一電壓源Vs和第三PMOS晶體管53之間。旁路NMOS晶體管56可以連接在第三節(jié)點(diǎn)N3和地之間。
[0058]第一 NMOS晶體管61可以連接在第一節(jié)點(diǎn)和第二 NMOS晶體管62之間。第二 NMOS晶體管62可以連接在第一 NMOS晶體管61和第三NMOS晶體管63之間。第三NMOS晶體管63可以連接在第二 NMOS晶體管62和地之間。第四NMOS晶體管64可以連接在第一節(jié)點(diǎn)和第八NMOS晶體管68之間。第五NMOS晶體管65可以連接在第二節(jié)點(diǎn)N2和第三節(jié)點(diǎn)N3之間。第六NMOS晶體管66可以連接在第三節(jié)點(diǎn)N3和第七NMOS晶體管67之間。第七NMOS晶體管67可以連接在第六NMOS晶體管66和地之間。第八NMOS晶體管68可以連接在第九NMOS晶體管69和地之間。第九NMOS晶體管69可以連接在第二節(jié)點(diǎn)N2和第八NMOS晶體管68之間。
[0059]第一 PMOS晶體管51、第二 NMOS晶體管62、第三PMOS晶體管53、第七NMOS晶體管67和第八NMOS晶體管68全部都被輸入時(shí)鐘信號(hào)CK控制。換句話說(shuō)，輸入時(shí)鐘信號(hào)CK被輸入到這些晶體管的柵極。
[0060]第二 PMOS晶體管52和第三NMOS晶體管63被第二節(jié)點(diǎn)N2控制。換句話說(shuō)，第二節(jié)點(diǎn)N2被輸入到這些晶體管的柵極。此外，第九NMOS晶體管69通過(guò)第二反相器58被第二節(jié)點(diǎn)N2的反轉(zhuǎn)控制。
[0061]第一 NMOS晶體管61被數(shù)據(jù)輸入D控制。換句話說(shuō)，數(shù)據(jù)輸入D被輸入到第一 NMOS晶體管61的柵極。此外，第六NMOS晶體管66通過(guò)第三反相器59被數(shù)據(jù)輸入D的反轉(zhuǎn)控制。
[0062]第四PMOS晶體管54和第五NMOS晶體管65被中間信號(hào)INTM控制。換句話說(shuō)，中間信號(hào)INTM被輸入到這些晶體管的柵極。此外，第四NMOS晶體管64通過(guò)第一反相器57被中間信號(hào)INTM的反轉(zhuǎn)控制。
[0063]旁路PMOS晶體管55和旁路NMOS晶體管56被旁路使能信號(hào)BYP控制。
[0064]雖然如上面參照?qǐng)D3描述了根據(jù)實(shí)施例的觸發(fā)器電路100的主電路50，但是觸發(fā)器電路100不限于上面的描述。換句話說(shuō)，本領(lǐng)域普通技術(shù)人員可以在不同電路配置中使用旁路晶體管來(lái)實(shí)現(xiàn)相同功能。此外，可以使用不同數(shù)量的晶體管，并且可以不同地更改電路配置以實(shí)現(xiàn)相同的功能。
[0065]在圖3中，觸發(fā)器電路100的從電路70可以包括第五PMOS晶體管71、第六PMOS晶體管72、第七PMOS晶體管73、第十NMOS晶體管80、第i^一 NMOS晶體管81和第十二 NMOS晶體管82。
[0066]再者，從電路70可以包括第四反相器83以及旁路或非(NOR)門84。從電路70可以接收中間信號(hào)INTM、輸入時(shí)鐘信號(hào)CK和旁路使能信號(hào)BYP，并且輸出輸出時(shí)鐘信號(hào)CKout。
[0067]第五PMOS晶體管71可以連接在第一電壓源Vs和第十NMOS晶體管80之間。第六PMOS晶體管72可以連接在第一電壓源Vs和第七PMOS晶體管73之間。第七PMOS晶體管73可以連接在第六PMOS晶體管72和第十二 NMOS晶體管82之間。
[0068]第十NMOS晶體管80可以連接在第五PMOS晶體管71和第i^一 NMOS晶體管81之間。第i^一 NMOS晶體管81可以連接在第十NMOS晶體管80和地之間。第十二 NMOS晶體管82可以連接在第七PMOS晶體管73和第五節(jié)點(diǎn)N5之間。
[0069]旁路或非門84可以被配置為接收第六節(jié)點(diǎn)N6的信號(hào)和旁路使能信號(hào)BYP，并且向第四節(jié)點(diǎn)N4輸出信號(hào)。反相器83可以接收第六節(jié)點(diǎn)N6的信號(hào)，將第六節(jié)點(diǎn)N6的信號(hào)反轉(zhuǎn)，并且將經(jīng)反轉(zhuǎn)的第六節(jié)點(diǎn)N6的信號(hào)輸出為輸出時(shí)鐘信號(hào)CKout。
[0070]第七PMOS晶體管73和第十NMOS晶體管80被輸入時(shí)鐘信號(hào)CK控制。換句話說(shuō)，輸入時(shí)鐘信號(hào)CK被輸入到這些晶體管的柵極。
[0071]第五PMOS晶體管71和第i^一 NMOS晶體管81被中間信號(hào)INTM控制。換句話說(shuō)，中間信號(hào)INTM被輸入到這些晶體管的柵極。
[0072]第六PMOS晶體管72和第十二 NMOS晶體管82被第四節(jié)點(diǎn)N4的信號(hào)控制。換句話說(shuō)，第四節(jié)點(diǎn)N4的信號(hào)被輸入到這些晶體管的柵極。
[0073]雖然如上面參照?qǐng)D3描述了根據(jù)實(shí)施例的觸發(fā)器電路100的從電路70，但是從電路70不限于上面的描述。換句話說(shuō)，本領(lǐng)域普通技術(shù)人員可以在不同電路配置中使用旁路晶體管來(lái)實(shí)現(xiàn)相同功能。此外，可以使用不同數(shù)量的晶體管，并且可以不同地更改電路配置以實(shí)現(xiàn)相同的功能。
[0074]如圖3中所示,旁路PMOS晶體管55、旁路NMOS晶體管56和旁路或非門84被包括在觸發(fā)器電路100中。當(dāng)在觸發(fā)器電路100中添加這些元件時(shí)，可能會(huì)存在最小的定時(shí)退化(degradat1n)。圖3的元件僅要求不是定時(shí)關(guān)鍵的額外的預(yù)充電定時(shí)。雖然在圖3中未明白示出，但是預(yù)充電電路可以將節(jié)點(diǎn)N1-N2中的至少一個(gè)預(yù)充電到電壓源V。預(yù)充電電路可以被包括在觸發(fā)器電路100中，或者可以從觸發(fā)器電路100外部的電路預(yù)充電。因此，預(yù)充電定時(shí)不影響作為DFT的對(duì)象的存儲(chǔ)器電路的定時(shí)關(guān)鍵要求。
[0075]相反，當(dāng)多路復(fù)用器被放置在觸發(fā)器電路10的下游時(shí)(如圖1中的相關(guān)技術(shù)DFT配置中所示)，整個(gè)DFT配置的復(fù)雜性增加。該復(fù)雜性增加了電路大小和功耗。此外，將多路復(fù)用器放置在觸發(fā)器電路10的下游增加了等待時(shí)間。因此，在相關(guān)技術(shù)DFT配置中，當(dāng)將多路復(fù)用器放置在觸發(fā)器電路10的下游時(shí)，可能需要保持緩沖器30以使得常規(guī)時(shí)鐘輸入匹配作為DFT的對(duì)象的存儲(chǔ)器電路的定時(shí)關(guān)鍵要求。
[0076]因此，在示例性實(shí)施例中，相比于相關(guān)技術(shù)減少了功耗和定時(shí)延遲。此外，在示例性實(shí)施例中，相比于相關(guān)技術(shù)沒(méi)有增加電路大小。在示例性實(shí)施例中可以減少功耗，因?yàn)榕月稰MOS晶體管55、旁路NMOS晶體管56和旁路或非門84使用與觸發(fā)器電路100相同的功率。換句話說(shuō)，對(duì)于這些元件可以不需要額外的功率。
[0077]相反，在相關(guān)技術(shù)中，多路復(fù)用器被放置在觸發(fā)器電路10的下游。因此，在相關(guān)技術(shù)中，被放置在觸發(fā)器電路10的下游的多路復(fù)用器可能要求額外的功率。
[0078]圖4是圖示根據(jù)示例性實(shí)施例的圖3的觸發(fā)器電路100的高電平配置的示圖。
[0079]在圖4中，輸入時(shí)鐘信號(hào)CK和旁路使能信號(hào)BYP可以被輸入到觸發(fā)器電路100。如高電平配置中所示，觸發(fā)器電路100基于輸入時(shí)鐘信號(hào)CK、數(shù)據(jù)信號(hào)D和旁路使能信號(hào)BYP輸出輸出時(shí)鐘信號(hào)CKout。
[0080]現(xiàn)在將參照?qǐng)D2-4描述DFT配置的操作。
[0081]在圖2-4中，當(dāng)旁路使能信號(hào)BYP是I時(shí)，第二節(jié)點(diǎn)N2被保持為低，強(qiáng)迫中間信號(hào)INTM保持為高，從而允許輸入時(shí)鐘信號(hào)CK傳遞到輸出時(shí)鐘信號(hào)CKout。因此，在旁路模式中(即，旁路使能信號(hào)BYP為邏輯高，或I)，時(shí)鐘輸入傳遞輸出，從而允許輸入時(shí)鐘信號(hào)CK在DFT配置中使用。在示例性實(shí)施例中，輸入時(shí)鐘信號(hào)CK被傳遞到輸出時(shí)鐘信號(hào)CKout以測(cè)試硬件電路，比如存儲(chǔ)器電路。
[0082]在圖2-4中，當(dāng)旁路使能信號(hào)BYP是O時(shí)(S卩，不是在旁路模式中)，輸入時(shí)鐘信號(hào)CK在傳遞到輸出時(shí)鐘信號(hào)CKout之前被操縱。在示例性實(shí)施例中，在傳遞到輸出之前被操縱的輸入時(shí)鐘信號(hào)CK是拉伸時(shí)鐘CKm。拉伸時(shí)鐘CKm相比于輸入時(shí)鐘信號(hào)CK被拉伸。
[0083]雖然根據(jù)上面的實(shí)施例利用D型觸發(fā)器實(shí)現(xiàn)圖2-4中所示的觸發(fā)器電路100，但是發(fā)明構(gòu)思不限于此。例如，觸發(fā)器電路100可以利用SR型觸發(fā)器、T型觸發(fā)器、JK型觸發(fā)器或者任何這些觸發(fā)器的組合來(lái)構(gòu)成。
[0084]圖5是根據(jù)示例性實(shí)施例的用于DFT配置的流程圖。在步驟101中，第一電路接收在第一電路處的數(shù)據(jù)輸入、輸入時(shí)鐘信號(hào)以及旁路信號(hào)。在步驟102中，中間信號(hào)被輸出到第一電路的第一節(jié)點(diǎn)。在步驟103中，在第二電路處接收到中間信號(hào)、輸入時(shí)鐘信號(hào)以及旁路信號(hào)。此外，中間信號(hào)是在第一節(jié)點(diǎn)處接收到的。最后，在步驟104中，輸出時(shí)鐘信號(hào)從第二電路輸出。在圖5的示例性實(shí)施例中，第一電路和第二電路可以分別對(duì)應(yīng)于主電路50和從電路70。
[0085]在圖5中的流程圖中，旁路模式可以控制第一電路和第二電路的功能。當(dāng)旁路模式被激活時(shí)，第一電路可以被禁用，第二電路中的輸入時(shí)鐘信號(hào)可以被緩沖，并且可以從第二電路輸出經(jīng)緩沖的輸入時(shí)鐘信號(hào)作為輸出時(shí)鐘信號(hào)。旁路模式可以是旁路信號(hào)為邏輯高的模式。然而，發(fā)明構(gòu)思不限于此，并且旁路模式可以在旁路信號(hào)為邏輯低時(shí)被激活。
[0086]在圖5中的流程圖中，非旁路模式可以控制第一電路和第二電路的功能。當(dāng)發(fā)生非旁路模式時(shí)，從所述第二電路輸出拉伸時(shí)鐘信號(hào)作為輸出時(shí)鐘信號(hào)。拉伸時(shí)鐘信號(hào)相比于所述輸入時(shí)鐘信號(hào)是被拉伸的。非旁路模式可以是旁路信號(hào)為邏輯低的模式。然而，發(fā)明構(gòu)思不限于此，并且非旁路模式可以在旁路信號(hào)為邏輯高時(shí)被激活。
[0087]關(guān)于這里公開(kāi)的各方面描述的方法或算法的步驟可以直接在硬件中、在由處理器運(yùn)行的軟件模塊中或者在硬件和軟件的組合中具體實(shí)現(xiàn)。軟件模塊可以駐留在RAM存儲(chǔ)器、快閃存儲(chǔ)器、ROM存儲(chǔ)器、EPROM存儲(chǔ)器、EEPROM存儲(chǔ)器、寄存器、硬盤、可移動(dòng)盤、CD-ROM或者本領(lǐng)域已知的任意其它形式的存儲(chǔ)介質(zhì)中。示例性存儲(chǔ)介質(zhì)(例如，存儲(chǔ)器40)可以被耦接到處理器，從而所述處理器可以從所述存儲(chǔ)介質(zhì)讀取信息以及將信息寫(xiě)入所述存儲(chǔ)介質(zhì)。在可替換方式中，存儲(chǔ)介質(zhì)可以是所述處理器的不可缺少的部分。此外，在一些方面中，所述處理器和所述存儲(chǔ)介質(zhì)可以駐留在專用集成電路(ASIC)中。額外地，所述ASIC可以駐留在用戶終端中?？商鎿Q地，所述處理器和所述存儲(chǔ)介質(zhì)可以作為分立組件駐留在用戶終端中。
[0088]上述用作對(duì)示例實(shí)施例的說(shuō)明，而非被解釋為其限制。雖然已經(jīng)描述了一些示例實(shí)施例，本領(lǐng)域技術(shù)人員將容易理解，在不實(shí)質(zhì)脫離實(shí)施例的新穎性教導(dǎo)和優(yōu)點(diǎn)的情況下，許多更改在示例性實(shí)施例中是可能的。因此，所有這樣的更改意圖被包括在權(quán)利要求中所定義的實(shí)施例的范圍內(nèi)。因此，要理解，上述用作對(duì)各種示例實(shí)施例的說(shuō)明，而不被解釋為限制為特定的公開(kāi)的示例實(shí)施例，并且對(duì)于公開(kāi)的示例實(shí)施例的更改以及其它示例實(shí)施例意圖被包括在權(quán)利要求的范圍內(nèi)。
【權(quán)利要求】
1.一種插入零延遲的旁路多路復(fù)用器的觸發(fā)器電路，包括: 主電路，其被配置為接收數(shù)據(jù)輸入、輸入時(shí)鐘信號(hào)以及旁路信號(hào)，并且向第一節(jié)點(diǎn)輸出中間信號(hào)；以及 從電路，其被配置為接收在第一節(jié)點(diǎn)處的中間信號(hào)、輸入時(shí)鐘信號(hào)以及旁路信號(hào)，并且輸出一輸出時(shí)鐘信號(hào)， 其中，所述旁路信號(hào)控制所述從電路基于所述旁路信號(hào)的邏輯電平輸出經(jīng)緩沖的輸入時(shí)鐘信號(hào)和拉伸時(shí)鐘信號(hào)之一作為該輸出時(shí)鐘信號(hào)。
2.如權(quán)利要求1所述的觸發(fā)器電路，其中，所述主電路包括: 連接在第一電壓源和第三PMOS晶體管之間、并被所述旁路信號(hào)控制的旁路PMOS晶體管；以及 連接在第三節(jié)點(diǎn)和地之間、并被所述旁路信號(hào)控制的旁路NMOS晶體管。
3.如權(quán)利要求2所述的觸發(fā)器電路，其中，所述主電路還包括: 連接在第一電壓源和第一節(jié)點(diǎn)之間、并被所述輸入時(shí)鐘信號(hào)控制的第一 PMOS晶體管； 連接在第一電壓源和第一節(jié)點(diǎn)之間、并被所述第二節(jié)點(diǎn)控制的第二 PMOS晶體管； 連接在第一節(jié)點(diǎn)和第二 NMOS晶體管之間的第一 NMOS晶體管，其中，第一 NMOS晶體管被所述數(shù)據(jù)輸入控制； 連接在第二 NMOS晶體管和地之間、并被所述第二節(jié)點(diǎn)控制的第三NMOS晶體管； 連接在第一 NMOS晶體管和第三NMOS晶體管之間、并被所述輸入時(shí)鐘信號(hào)控制的第二NMOS晶體管； 連接在旁路PMOS晶體管和第二節(jié)點(diǎn)之間、并被所述輸入時(shí)鐘信號(hào)控制的第三PMOS晶體管； 連接在第一電壓源和第二節(jié)點(diǎn)之間、并被所述中間信號(hào)控制的第四PMOS晶體管； 連接在第一節(jié)點(diǎn)和第九NMOS晶體管之間、并被所述第一節(jié)點(diǎn)的反轉(zhuǎn)信號(hào)控制的第四NMOS晶體管； 連接在第二節(jié)點(diǎn)和第三節(jié)點(diǎn)之間、并被所述中間信號(hào)控制的第五NMOS晶體管； 連接在第三節(jié)點(diǎn)和第七NMOS晶體管之間、并被所述數(shù)據(jù)輸入的反轉(zhuǎn)信號(hào)控制的第六NMOS晶體管； 連接在第六NMOS晶體管和地之間、并被輸入時(shí)鐘信號(hào)控制的第七NMOS晶體管； 連接在第九NMOS晶體管和地之間、并被輸入時(shí)鐘信號(hào)控制的第八NMOS晶體管；以及 連接在第八NMOS晶體管和第二節(jié)點(diǎn)之間、并被第二節(jié)點(diǎn)的反轉(zhuǎn)信號(hào)控制的第九NMOS晶體管。
4.如權(quán)利要求1所述的觸發(fā)器電路，其中，所述從電路包括: 旁路或非門，其被配置為接收所述旁路信號(hào)以及第六節(jié)點(diǎn)的信號(hào)，并且輸出第四節(jié)點(diǎn)的信號(hào)。
5.如權(quán)利要求4所述的觸發(fā)器電路，其中，所述從電路還包括: 連接在第一電壓源和第十NMOS晶體管之間、并被所述第一節(jié)點(diǎn)的中間信號(hào)控制的第五PMOS晶體管； 連接在第五PMOS晶體管和第十一 NMOS晶體管之間、并被所述輸入時(shí)鐘信號(hào)控制的第十NMOS晶體管； 連接在第十NMOS晶體管和地之間、并被所述中間信號(hào)控制的第十一 NMOS晶體管；連接在第一電壓源和第七PMOS晶體管之間、并被第四節(jié)點(diǎn)的信號(hào)控制的第六PMOS晶體管； 連接在第六PMOS晶體管和第十二 NMOS晶體管之間、并被輸入時(shí)鐘信號(hào)控制的第七PMOS晶體管；以及 連接在第七PMOS晶體管和第五節(jié)點(diǎn)之間、并被第四節(jié)點(diǎn)的信號(hào)控制的第十二 NMOS晶體管。
6.如權(quán)利要求5所述的觸發(fā)器電路，其中，所述從電路還包括: 反相器，其將所述第六節(jié)點(diǎn)的信號(hào)反轉(zhuǎn)以使得該反相器輸出所述輸出時(shí)鐘信號(hào)。
7.如權(quán)利要求1所述的觸發(fā)器電路，其中，所述觸發(fā)器電路被用來(lái)利用所述輸出時(shí)鐘信號(hào)來(lái)測(cè)試至少一個(gè)外部電路。
8.如權(quán)利要求7所述的觸發(fā)器電路，其中，所述至少一個(gè)外部電路是至少一個(gè)存儲(chǔ)器電路。
9.如權(quán)利要求1所述的觸發(fā)器電路，其中，響應(yīng)于所述旁路信號(hào)為邏輯高，所述主電路被禁用，所述輸入時(shí)鐘信號(hào)被緩沖，并且從所述從電路輸出經(jīng)緩沖的輸入時(shí)鐘信號(hào)作為輸出時(shí)鐘信號(hào)。
10.如權(quán)利要求1所述的觸發(fā)器電路， 其中，響應(yīng)于所述旁路信號(hào)為邏輯低，從所述從電路輸出拉伸時(shí)鐘信號(hào)作為輸出時(shí)鐘信號(hào)，并且 其中，所述拉伸時(shí)鐘信號(hào)相比于所述輸入時(shí)鐘信號(hào)是被拉伸的。
11.一種插入零延遲旁路多路復(fù)用器的方法，所述方法包括: 在第一電路處接收數(shù)據(jù)輸入、輸入時(shí)鐘信號(hào)以及旁路信號(hào)； 向所述第一電路的第一節(jié)點(diǎn)輸出中間信號(hào)； 在第二電路處接收在第一節(jié)點(diǎn)處的中間信號(hào)、輸入時(shí)鐘信號(hào)以及旁路信號(hào)；以及 從所述第二電路輸出一輸出時(shí)鐘信號(hào)， 其中基于所述第一電路和所述第二電路的模式來(lái)輸出經(jīng)緩沖的輸入時(shí)鐘信號(hào)和拉伸時(shí)鐘信號(hào)之一作為該輸出時(shí)鐘信號(hào)。
12.如權(quán)利要求11所述的方法，還包括: 在旁路模式期間禁用所述第一電路； 在旁路模式期間、在第二電路中緩沖所述輸入時(shí)鐘信號(hào)；以及 在旁路模式期間、從第二電路輸出經(jīng)緩沖的輸入時(shí)鐘信號(hào)作為輸出時(shí)鐘信號(hào)。
13.如權(quán)利要求12所述的方法，其中，所述旁路模式是所述旁路信號(hào)為邏輯高的模式。
14.如權(quán)利要求11所述的方法，還包括: 在非旁路模式期間、從所述第二電路輸出拉伸時(shí)鐘信號(hào)作為輸出時(shí)鐘信號(hào)， 其中，所述拉伸時(shí)鐘信號(hào)相比于所述輸入時(shí)鐘信號(hào)是被拉伸的。
15.如權(quán)利要求14所述的方法，其中，所述非旁路模式是所述旁路信號(hào)為邏輯低的模式。
16.如權(quán)利要求11所述的方法，還包括: 利用所述輸出時(shí)鐘信號(hào)來(lái)測(cè)試至少一個(gè)外部電路。
17.如權(quán)利要求16所述的方法，其中，所述至少一個(gè)外部電路是至少一個(gè)存儲(chǔ)器電路。
18.—種觸發(fā)器電路,包括: 接收輸入時(shí)鐘信號(hào)的第一電路；以及 接收所述輸入時(shí)鐘信號(hào)并輸出一輸出時(shí)鐘信號(hào)的第二電路， 其中，所述第一電路包括: 連接在電壓源和第一 PMOS晶體管之間、并被旁路信號(hào)控制的旁路PMOS晶體管；以及 連接在第一 NMOS晶體管和地之間、并被所述旁路信號(hào)控制的旁路NMOS晶體管， 其中，所述第二電路包括: 旁路或非門，其被配置為接收所述旁路信號(hào)以及第一節(jié)點(diǎn)的信號(hào)，并且輸出第二節(jié)點(diǎn)的信號(hào)；和 反相器，其將所述第一節(jié)點(diǎn)的信號(hào)反轉(zhuǎn)以使得該反相器輸出輸出時(shí)鐘信號(hào)， 其中，所述第二節(jié)點(diǎn)的信號(hào)是輸入到第二電路的第二 PMOS晶體管和第二 NMOS晶體管的控制， 其中，所述旁路信號(hào)控制所述第二電路基于所述旁路信號(hào)的邏輯電平輸出經(jīng)緩沖的輸入時(shí)鐘信號(hào)和拉伸時(shí)鐘信號(hào)之一作為輸出時(shí)鐘信號(hào)。
19.如權(quán)利要求18所述的觸發(fā)器電路，其中，響應(yīng)于所述旁路信號(hào)為邏輯高，所述第一電路被禁用，所述輸入時(shí)鐘信號(hào)被緩沖，并且從所述第二電路輸出經(jīng)緩沖的輸入時(shí)鐘信號(hào)作為輸出時(shí)鐘信號(hào)。
20.如權(quán)利要求18所述的觸發(fā)器電路， 其中，響應(yīng)于所述旁路信號(hào)為邏輯低，從所述第二電路輸出拉伸時(shí)鐘信號(hào)作為輸出時(shí)鐘信號(hào)，并且 其中，所述拉伸時(shí)鐘信號(hào)相比于輸入時(shí)鐘信號(hào)是被拉伸的。
【文檔編號(hào)】H03K5/13GK104348449SQ201410363202
【公開(kāi)日】2015年2月11日 申請(qǐng)日期:2014年7月28日 優(yōu)先權(quán)日:2013年8月5日
【發(fā)明者】C.韋爾斯, M.伯津斯, 金珉修 申請(qǐng)人:三星電子株式會(huì)社