具備高速接口的快速測頻電路的制作方法
【專利摘要】本發(fā)明提供了一種具備高速接口的快速測頻電路，該測頻電路包括高速接口輸入單元、時鐘調(diào)整單元、測頻運算單元、高速接口輸出單元和控制單元。所述快速測頻電路具備高速差分LVDS輸入輸出接口，能根據(jù)外部設置調(diào)整高速接口總線上時鐘的延遲時間，測頻運算單元提供八種測頻算法設置可選，采用SPI接口/I2C接口實現(xiàn)對電路的相關配置。本發(fā)明能夠適應高吞吐速率下的超高速測頻要求，具有靈活的配置方式，能兼顧對于短信號快速分析和對連續(xù)長信號的快速高精度分析；該電路具備的高速接口，可直接與前級高速ADC電路連接；該電路具備的時鐘調(diào)整單元，降低高速接口誤碼率；可以通過外部設備讀取高速接口實時捕獲的數(shù)據(jù)，進而判斷高速接口工作是否正常。
【專利說明】具備高速接口的快速測頻電路
【技術領域】
[0001]本發(fā)明涉及一種通信及信號處理集成電路，具體是一種具備高速接口的快速測頻電路。
【背景技術】
[0002]在各種利用無線信號進行通信及檢測領域，往往需要能獲取接收到信號頻譜信號特征。分析接收到信號頻譜特征的方法很多，隨著數(shù)字技術及軟件技術的發(fā)展，全數(shù)字接收機器在相關領域應用逐漸增多。基本的數(shù)字接收機是將接收到的數(shù)字信號存儲下來，并通過預算軟件分析信號特征。然而，隨著日益惡化的電磁環(huán)境以及對信號處理實時能力的需求的增多，更快的信息處理速度已經(jīng)被提上日程。硬件運算信號處理速度對比傳統(tǒng)的軟件執(zhí)行，節(jié)約運算時間3-5個數(shù)量級；但專用的硬件運算方式由于靈活性較差，運算成本高。
[0003]因此設計一種具備高速接口且軟件可配置的快速測頻電路能夠解決靈活性及運算時效性的之間的矛盾。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是克服現(xiàn)有技術的不足，提出了一種具備高速接口的快速測頻電路，其實時性高，能夠適應高吞吐速率下的超高速測頻要求。
[0005]按照本發(fā)明提供的技術方案，所述具備高速接口的快速測頻電路包括:高速接口輸入單元、時鐘調(diào)整單元、測頻運算單元、高速接口輸出單元、控制單元；所述高速接口輸入單元分別連接控制單元、時鐘調(diào)整單元和測頻運算單元，所述高速接口輸出單元分別連接控制單元、時鐘調(diào)整單元和測頻運算單元；所述控制單元設置高速接口輸入單元、時鐘調(diào)整單元，測頻運算單元、高速接口輸出單元的工作狀態(tài)；
[0006]所述高速接口輸入單元由控制單元控制，同時接收數(shù)據(jù)與位同步時鐘，接收到的數(shù)據(jù)進入測頻運算單元，接收到的位同步時鐘進入時鐘調(diào)整單元；所述高速接口輸入單元包括:LVDS接收器、正邊沿觸發(fā)捕獲模塊、負邊沿觸發(fā)捕獲模塊、高速接口控制模塊、先進先出緩沖模塊；所述LVDS接收器的輸出同時連接正邊沿觸發(fā)捕獲模塊、負邊沿觸發(fā)捕獲模塊，正邊沿觸發(fā)捕獲模塊、負邊沿觸發(fā)捕獲模塊的輸出同時連接高速接口控制模塊，高速接口控制模塊的數(shù)據(jù)輸出連接先進先出緩沖模塊；LVDS接收器的使能由高速接口控制模塊控制，啟動的LVDS接收器將接收到的低壓差分信號LVDS轉(zhuǎn)換為單端數(shù)字系統(tǒng)電平；正邊沿觸發(fā)捕獲模塊采用經(jīng)過時鐘調(diào)整單元處理時鐘信號的正邊沿對轉(zhuǎn)為單端的輸入數(shù)據(jù)進行捕獲；負邊沿觸發(fā)捕獲模塊采用經(jīng)過時鐘調(diào)整單元處理時鐘信號的負邊沿對轉(zhuǎn)為單端的輸入數(shù)據(jù)進行捕獲；高速接口控制模塊根據(jù)設置的數(shù)據(jù)有效形式及有效捕獲邊沿，將輸入數(shù)據(jù)拼裝，并順序?qū)懭胂冗M先出緩沖模塊；
[0007]所述時鐘調(diào)整單元輸入時鐘由高速接口輸入單元提供，經(jīng)時鐘調(diào)整單元調(diào)整后的時鐘提供給高速接口輸入單元，經(jīng)時鐘調(diào)整單元分頻后的時鐘提供給控制單元、測頻運算單元及高速接口輸出單元；[0008]所述測頻運算單元處理源自高速接口輸入單元的先進先出緩沖模塊的輸出數(shù)據(jù)，測頻運算單元的運算結果輸出至高速接口輸出單元；測頻運算單元包括:窗函數(shù)濾波器、窗函數(shù)旁路器、測頻運算器、運算控制器、ROM、輸出選擇器；窗函數(shù)旁路器同時連接測頻運算單元的輸入、窗函數(shù)濾波器、運算控制器、測頻運算器，測頻運算器連接輸出選擇器，測頻運算器、輸出選擇器和ROM均受運算控制器控制；窗函數(shù)旁路器選擇進入測頻運算器的數(shù)據(jù)是否需要經(jīng)過窗函數(shù)濾波器的處理，測頻運算器由快速傅立葉變換FFT模塊及離散傅里葉變換DFT模塊構成；測頻運算器的輸入數(shù)據(jù)源自窗函數(shù)旁路器，計算因子由運算控制器從ROM讀取后，寫入測頻運算器；輸出選擇器由運算控制器操作，根據(jù)控制單元的設置，選擇符合要求的測頻運算器結果輸出。
[0009]進一步的，所述控制單元設置高速接口輸入單元的時鐘有效方式，包括正邊沿有效，負邊沿有效；控制單元設置高速接口輸入單元的數(shù)據(jù)有效形式；控制單元設置高速接口輸入單元捕獲數(shù)據(jù)通過先進先出緩沖模塊中的輸出比例；控制單元設置高速接口輸入單元的有效位數(shù)；控制單元控制測頻運算單元從自身ROM中加載測頻運算因子的有效位數(shù)；控制單元設置時鐘調(diào)整單元的延遲控制方式，控制方式分為通過引腳設置及寄存器設置；控制單元設置時鐘調(diào)整單元的對時鐘延遲的數(shù)量；控制單元設置時鐘調(diào)整單元輸出時鐘的分頻比例；控制單元根據(jù)選擇窗函數(shù)，選擇對應的窗函數(shù)輸出路徑，外部設備通過控制單元實現(xiàn)對窗函數(shù)寄存器的系數(shù)配置；控制單元設置測頻運算單元中運算控制器的工作方式，通過運算控制器對經(jīng)過窗函數(shù)旁路器的數(shù)據(jù)進行讀取方式選擇，讀取方式分連續(xù)讀取及幀數(shù)據(jù)讀??；控制單元設置測頻運算單元中輸出選擇器的工作方式；控制單元設置高速接口輸出單元的有效位數(shù)。
[0010]進一步的，所述高速接口輸入單元中，高速接口控制模塊將輸入數(shù)據(jù)拼裝的方法為:當設置單邊沿有效，再根據(jù)設置的有效邊沿，選擇對應邊沿的捕獲模塊數(shù)據(jù)；設置雙邊沿有效時，交疊選擇正、負邊沿捕獲模塊數(shù)據(jù)。
[0011]進一步的，所述時鐘調(diào)整單元包括:兩個獨立工作的延遲鎖相環(huán)、鎖定判決模塊、兩級時鐘多路模塊、分頻控制器，可編程整數(shù)分頻器；兩個獨立工作的延遲鎖相環(huán)輸入的時鐘源自高速接口輸入單元中LVDS接收器轉(zhuǎn)換的單端時鐘信號，兩個延遲鎖相環(huán)的鎖定信號同時與鎖定判決模塊連接，鎖相環(huán)的輸出依次與兩級時鐘多路模塊連接，第二級時鐘多路模塊輸出的一支與可編程整數(shù)分頻器連接，另一支直接進入高速接口輸入單元，分頻控制器控制可編程整數(shù)分頻器的輸出；每個延遲鎖相環(huán)分別適應不同的工作頻帶；所述鎖定判決模塊主要判斷兩個延遲鎖相環(huán)鎖定的先后次序，同時控制兩級時鐘多路模塊的第一級輸出，輸出先鎖定的延遲鎖相環(huán)時鐘；兩級時鐘多路模塊的第二級由控制單元控制輸出；被選定的經(jīng)過延遲鎖相環(huán)延遲的時鐘過兩級時鐘多路模塊后進入可編程整數(shù)分頻器，由可編程整數(shù)分頻器按控制單元設置的分頻比輸出，輸出的時鐘進入測頻運算單元、高速接口輸出單元、控制單元。
[0012]進一步的，所述測頻運算單元的運算結果有四種輸出方式，分別是直接輸出、最大值輸出、最小值輸出、超出門限值輸出。
[0013]進一步的，所述測頻運算單元測頻的運算方式提供包括采用16位定點數(shù)FFT變換，F(xiàn)FT的點數(shù)1024點，512點，256點，128點，64點供選擇；及采用16位定點數(shù)DFT變換，DFT點數(shù)8點，16點，32點供選擇。[0014]進一步的，所述窗函數(shù)濾波器提供兩種典型窗函數(shù)濾波器供選擇，分別是余弦窗函數(shù)、指數(shù)窗函數(shù)，窗函數(shù)濾波器階數(shù)N固定為16階，窗函數(shù)系數(shù)通過控制單元進行配置。
[0015]進一步的，所述高速接口輸出單元包括依次連接的:輸出寄存器、輸出緩沖器、LVDS發(fā)送器；測頻運算單元的輸出的數(shù)據(jù)經(jīng)過控制單元選擇后，存入高速接口輸出單元的輸出寄存器，統(tǒng)一通過輸出緩沖器輸出到LVDS發(fā)射器,實現(xiàn)單端信號到LVDS信號之間的轉(zhuǎn)換；輸出寄存器采用的是時鐘調(diào)整單元分頻后的輸出時鐘作基準時鐘；輸出緩沖器將時鐘調(diào)整單元分頻后的輸出時鐘與輸出寄存器經(jīng)過延遲控制，調(diào)整輸出數(shù)據(jù)與時鐘相位關系，并行緩沖輸出。
[0016]進一步的，所述的控制單元包括:三線SPI接口、兩線12C接口、接口控制模塊和寄存器堆，三線SPI接口和兩線I2C接口連接接口控制模塊，再與寄存器堆連接；寄存器堆由電路的各個單元的控制寄存器陣列組成，依所屬單元分為:接口配置寄存器堆，時鐘配置寄存器堆，運算設置寄存器堆，接口狀態(tài)寄存器堆；通過接口狀態(tài)寄存器堆能夠鎖存高速接口輸入單元中先進先出緩沖模塊的值。
[0017]本發(fā)明的優(yōu)點是:具有靈活的配置方式，能兼顧對于短信號快速分析和對連續(xù)長信號的快速高精度分析；該電路具備的高速接口，可直接與前級高速ADC(模數(shù)轉(zhuǎn)換器)電路連接，無需其他轉(zhuǎn)換電路；該電路具備的時鐘調(diào)整單元，降低高速接口誤碼率；可以通過外部設備讀取高速接口實時捕獲的數(shù)據(jù)，進而判斷高速接口工作是否正常。
【專利附圖】

【附圖說明】:
[0018]圖1全電路架構圖。
[0019]圖2高速接口輸入單元結構示意圖。
[0020]圖3高速接口輸出單元結構示意圖。
[0021]圖4時鐘調(diào)整單元電路結構圖。
[0022]圖5測頻運算單元電路結構圖。
[0023]圖6控制單元結構示意圖。
[0024]圖7控制接口數(shù)據(jù)/指令幀結構示意圖。
【具體實施方式】
[0025]本發(fā)明的電路架構圖如圖1，包括高速接口輸入單元、時鐘調(diào)整單元，測頻運算單元、高速接口輸出單元、控制單元。所述高速接口輸入單元分別連接控制單元、時鐘調(diào)整單元和測頻運算單元；所述高速接口輸出單元分別連接控制單元、時鐘調(diào)整單元和測頻運算單元；所述控制單元同時調(diào)度控制高速接口輸入單元、時鐘調(diào)整單元，測頻運算單元、高速接口輸出單元各自的工作。
[0026]本電路的高速接口輸入單元捕獲高速LVDS接口的DDR/SDR數(shù)據(jù)(缺省模式是采樣DDR數(shù)據(jù))；時鐘調(diào)整單元可支持硬件/軟件方式實現(xiàn)對輸入時鐘相位延遲的調(diào)整；測頻運算單元處理高速接口單元捕獲的數(shù)據(jù)，支持5類FFT方式設置，3類DFT設置；控制單元提供外部設備訪問接口，命令/數(shù)據(jù)解析，外部設備通過控制調(diào)度單元設置本發(fā)明工作，讀取本發(fā)明電路的工作狀態(tài)。通過讀取接口狀態(tài)寄存器堆，判斷設置的時鐘延遲是否滿足必要的采樣要求。[0027]如圖2所示，所述的高速接口輸入單元主要包括:LVDS接收器(LVDS_RX)、正邊沿觸發(fā)捕獲模塊(Capture_P)、負邊沿觸發(fā)捕獲模塊(Capture_N)、高速接口控制模塊(ContiOll)、先進先出緩沖模塊(FIFO);所述LVDS接收器的輸出同時連接正邊沿觸發(fā)捕獲模塊、負邊沿觸發(fā)捕獲模塊，正邊沿觸發(fā)捕獲模塊、負邊沿觸發(fā)捕獲模塊的輸出同時連接高速接口控制模塊，高速接口控制模塊的數(shù)據(jù)輸出連接先進先出緩沖模塊。LVDS接收器將接收到的差分LVDS信號轉(zhuǎn)換為單端數(shù)字系統(tǒng)電平；高速接口控制模塊根據(jù)控制單元設置的數(shù)據(jù)格式DDR/SDR，有效邊沿，選擇捕獲模塊的數(shù)據(jù)，拼裝寫入后續(xù)FIFO (舉例說，當設置為SDR，負邊沿有效，選擇Capture_N拼裝寫入FIFO ;設置為DDR，由于DDR是雙邊沿有效，因此交疊選擇Capture_P及Capture_N寫入拼裝寫入FIFO);該單元的主要特征包括:
[0028](I)接收的電信號為LVDS(低壓差分信號)，能夠?qū)⒉罘值腖VDS轉(zhuǎn)變?yōu)閱味诵盘枺?br> [0029](2)高速接口中數(shù)據(jù)總線數(shù)量為8，10，12，14，16位可選(即有效字長8，10，12，14，16位可選，設置輸入數(shù)據(jù)為8位字長時，從高位到低位，只有高8位的LVDS輸入差分對有效)；
[0030](3)高速輸入接口接收差分位同步時鐘；
[0031](4)捕獲的數(shù)據(jù)的方式為DDR(雙倍數(shù)據(jù)速率，一個時鐘周期內(nèi)只有兩個數(shù)據(jù)有效)格式，SDR(單倍數(shù)據(jù)速率，一個時鐘周期只有一個數(shù)據(jù)有效)格式可選；
[0032](5)接收的數(shù)據(jù)通過FIFO進行緩沖(緩沖比例與時鐘調(diào)整單元的分頻比相關，當時鐘調(diào)整單元的分頻比為1: 2時，需要以1: 2比例緩沖數(shù)據(jù)，即每個片內(nèi)時鐘周期，由控制模塊控制讀取2個字長的數(shù)據(jù))，實現(xiàn)測頻單元與高速接口輸入單元外不同時鐘頻率的傳輸，降低測頻單元的功耗。
[0033]如圖3所示，高速接口輸出單元主要包括:LVDS發(fā)送器(LVDS_TX)、輸出寄存器、輸出緩存器。測頻單元輸出的數(shù)據(jù)經(jīng)過一級寄存，平衡數(shù)據(jù)之間的時序差異，統(tǒng)一通過輸出緩沖器輸出到LVDS發(fā)送器接口，實現(xiàn)單端信號到LVDS信號之間的轉(zhuǎn)換。該單元主要特征包括:
[0034](I)輸出的電信號為差分LVDS，打開的LVDS輸出接口數(shù)量由控制單元控制，最高16對LVDS差分輸出接口 ；
[0035](2)輸出數(shù)據(jù)經(jīng)過寄存器寄存后再輸出至輸出緩沖器上；
[0036](3)LVDS_TX同時輸出寄存器的源同步時鐘與寄存器數(shù)據(jù)。
[0037]如圖4所示，所述的時鐘調(diào)整單元包括:兩個獨立工作的DLL(延遲鎖相環(huán))、鎖定判決(Lock dect)、兩級時鐘多路選擇器(MUX1及MUX2)、可編程整數(shù)分頻器(Divide)、分頻控制器(Control2)。兩個獨立工作的DLL(DLL1及DLL2)，輸入的時鐘源自高速接口輸入單元接收到的LVDS的輸入時鐘，每個DLL分別適應不同的工作頻帶，每個DLL都同時輸出8個均等分輸入相位延遲信號。鎖定判決主要判斷兩個DLL鎖定的次序，從工作頻帶高的，向工作頻帶低的移動，該鎖定判決同時控制第一級的時鐘多路選擇器(MUXl)輸出，輸出先鎖定的DLL的8個時鐘；第二時鐘多路器根據(jù)設置的延遲數(shù)量選擇滿足要求的時鐘信號輸出；分頻控制器實現(xiàn)對整數(shù)分頻數(shù)器的操作，主要判決分頻器需要進行的是奇數(shù)分頻，偶數(shù)分頻，不分頻，同時調(diào)整分頻器的輸出。該單元的主要特征包括:
[0038](I)具備調(diào)節(jié)輸出時鐘相位能力，能夠根據(jù)設置，將輸入的時鐘一個周期分成8個相位或4個相位，對輸出時鐘能夠以1/8輸入時鐘周期或1/4輸入時鐘周期為延遲單位進行控制(輸入時鐘周期為T，輸出延遲分辨率為T/8時鐘周期，即輸出延遲時間T/8、T/4、3T/8、T/2、5T/8、3T/4、7T/8可選；當4等分周期時，第二級多路的Τ/4整倍數(shù)輸出控制有效，其他的多路控制無效；當8等分周期時，第二級多路的全部控制設置有效)；
[0039](2)該時鐘調(diào)整單元可以旁路，即輸入時鐘不經(jīng)過任何DLL，直接輸入至時鐘多路器；
[0040](3)經(jīng)過延遲控制的時鐘進入整數(shù)分頻器，分頻控制器根據(jù)控制單元中設置的分頻比，控制整數(shù)分頻器的輸出(分頻比為I到32整數(shù)，如分頻比為I選擇不分頻輸出，分頻比為2選擇2分頻輸出)。
[0041]如圖5所示，所述的測頻運算單元包括:窗函數(shù)濾波器、窗函數(shù)旁路器(MUX3)、測頻運算器、輸出選擇器(MUX4)、R0M、運算控制器(Control3)。
[0042]窗函數(shù)濾波器提供兩種典型窗函數(shù)濾波器供選擇:余弦窗函數(shù)、指數(shù)窗函數(shù)；濾波器階數(shù)N固定為16階，其系數(shù)由運算控制器根據(jù)控制單元中的設置進行配置。
[0043]窗函數(shù)旁路器同時連接窗函數(shù)濾波器的輸入及輸出，可以將未經(jīng)過窗函數(shù)濾波的數(shù)據(jù)直接傳遞給測頻運算器。
[0044]測頻運算器由1024點的FFT，512點FFT，256點FFT，128點FFT，64點FFT，上述的結構由其子集構成(即1024點的FFT由512點FFT構成，512點FFT由256點FFT構成，如此類推)；32點DFT，16點DFT，8點DFT為獨立的DFT運算結構。其基本的工作流程是，首先運算控制器根據(jù)設置的有效輸入位數(shù)，選擇的運算結構，讀取ROM中存儲的計算因子，并將因子寫入測頻運算器中的對應位置；然后運算控制器根據(jù)設置的數(shù)據(jù)讀取方式，將源自窗函數(shù)旁路器的數(shù)據(jù)加載入測頻運算器；加載完成后啟動運算；運算結束后根據(jù)設置的輸出要求，啟動輸出選擇器，選擇符合要求的數(shù)據(jù)輸出。該單元的主要特征包括:
[0045](I)其測頻的運算方式包括采用定點數(shù)FFT，1024點，512點，256點，128點，64點可選；
[0046](2)其測頻的運算方式包括采用定點數(shù)DFT，8點，16點，32點可選；
[0047](3)運算用的旋轉(zhuǎn)因子系數(shù)固化在ROM中，根據(jù)選擇的測頻方式，對應寄存器會得到控制單元由片內(nèi)的ROM中獲得的歸一化系數(shù)，超出在控制單元中設置值的I位以上的運算因子將被截斷(當輸入為8位時，讀取的運算因子被截斷為8位)；
[0048](4)測頻的運算精度，8位，10位，12位，14位，16位可設置；
[0049](5)窗函數(shù)濾波器提供兩種典型窗函數(shù)濾波器供選擇，分別是余弦窗函數(shù)，指數(shù)窗函數(shù)，濾波器階數(shù)N固定為16階，其系數(shù)通過控制單元進行配置；
[0050](6)輸出選擇器將測頻運算器的運算結果根據(jù)控制單元設置的最大值輸出，最小值輸出，超門限輸出的方式，選擇其中符合要求的輸出。
[0051]如圖6所示，所述的控制單元包括:三線SPI接口(SPI)，兩線I2C接口(I2C)，接口控制模塊，寄存器堆。
[0052]三線SPI接口包括三線SPI輸入(SPI_I)及三線SPI輸出(SPI_0)，實現(xiàn)SPI 口的輸入輸出訪問，三線SPI的信號包括輸入片選信號(ISEN),輸入時鐘信號(ISCK),輸入數(shù)據(jù)/指令信號(ISD)，輸出片選信號(OSEN)，輸出時鐘信號，輸出數(shù)據(jù)/指令信號(OSD)，其主要特征是在時鐘有效的情況下，輸入片選信號有效時，輸入數(shù)據(jù)/指令接口接收外部設備輸入的指令/數(shù)據(jù)；當需要輸出信息時，輸出時鐘信號接口輸出位同步時鐘，輸出片選信號維持有效狀態(tài)，輸出數(shù)據(jù)/指令信號以輸出時鐘為位同步參考時鐘，同步輸出數(shù)據(jù)/指令。
[0053]三線I2C實現(xiàn)I2C接口輸入輸出訪問，該接口工作于12C從設備狀態(tài)，其主要特征包括片選信號(CS),輸入/輸出信號(I/O)。片選信號有效時，輸入/輸出接口首先工作于接收狀態(tài)，接收傳輸?shù)闹噶?數(shù)據(jù)指令，根據(jù)后級接口控制模塊的控制決定是否進入輸出狀態(tài)。
[0054]接口控制模塊將三線SPI接口 /兩線I2C接口接收到的數(shù)據(jù)幀，其幀格式為:幀頭、指令、地址、數(shù)據(jù)、效驗位(CRC16，采用16位循環(huán)冗余效驗)，如圖7所示；當接收到完整的幀信息后，首先根據(jù)幀格式檢查最后傳輸?shù)男炐畔⑹欠裾_，如出錯通過對應發(fā)送接口反饋出錯信息；如正確將幀信息分解為地址，數(shù)據(jù)，指令，根據(jù)分解的結果，對相應地址的寄存器進行讀/寫操作，并將執(zhí)行情況通過對應接口反饋回外部設備。
[0055]寄存器堆包括接口配置寄存器堆、時鐘配置寄存器堆、運算設置寄存器堆。接口配置寄存器堆提供對接口總線的數(shù)量的設置(8/10/12/14/16位總線選擇)，DDR/SDR(雙倍數(shù)據(jù)數(shù)率/單倍數(shù)據(jù)數(shù)率選擇)，取樣窗口(正邊沿/負邊沿)。接口狀態(tài)寄存器堆，根據(jù)接收到的指令，鎖存高速接口模塊中FIFO，通過該部分的數(shù)據(jù)可以判斷設置的時鐘延遲是否具備正確的采樣窗口。時鐘配置寄存器堆提供對周期等分數(shù)的控制，延遲控制寄存器，引腳控制相位延遲使能，內(nèi)部整數(shù)分頻頻率設置。運算配置寄存器堆提供對運算結構選擇，窗函數(shù)補償設置，輸出結果判決。
[0056]所述控制單元的主要特征包括:
[0057](I)具備三線SPI接口，兩線I2C接口；
[0058](2)通過上述兩種接口，訪問片內(nèi)控制寄存器，進行相關設置；
[0059](3)具備高速接口狀態(tài)寄存器堆，根據(jù)控制接口的命令鎖存高速輸入接口 FIFO內(nèi)部數(shù)據(jù)。
[0060]本發(fā)明的原理:
[0061]時基信號是無限長，而具體關注的位置是其中的一個有限的時間窗t 口內(nèi)頻率的特征，對于一個無限長的時基信號首先劃分成許多小的時間間隔，以便確定在相應時間間隔內(nèi)存在的頻率。為了研究信號在時間gamma的局部特性，需要加強在時間gamma的信號，而壓縮在其他時間的信號，這可通過用中心在gamma的窗函數(shù)h(r)與信號相乘來實現(xiàn)，即通過加窗把關心的信號取出來，此時信號變?yōu)?
[0062]St ( gamma ) = s(r)h(r-t),注:在 gamma = t 時,st(r) = s ( gamma );其他時，st(r ) = O
[0063]采樣的信號是兩個時間的函數(shù)，即所關心的固定時間段參考點t和執(zhí)行時間gamma。窗函數(shù)決定了取出的信號圍繞時間t大體上不變，而離開所關心時間t的信號被大大壓縮。
[0064]離散傅立葉變換(DFT)通過將信號映射到正交的復指數(shù)空間，得到信號的頻譜，設信號為X (η)，其計算式如下:
【權利要求】
1.具備高速接口的快速測頻電路，其特征、包括:高速接口輸入單元、時鐘調(diào)整單元、測頻運算單元、高速接口輸出單元、控制單元；所述高速接口輸入單元分別連接控制單元、時鐘調(diào)整單元和測頻運算單元，所述高速接口輸出單元分別連接控制單元、時鐘調(diào)整單元和測頻運算單元；所述控制單元設置高速接口輸入單元、時鐘調(diào)整單元，測頻運算單元、高速接口輸出單元的工作狀態(tài)； 所述高速接口輸入單元由控制單元控制，同時接收數(shù)據(jù)與位同步時鐘，接收到的數(shù)據(jù)進入測頻運算單元，接收到的位同步時鐘進入時鐘調(diào)整單元；所述高速接口輸入單元包括:LVDS接收器、正邊沿觸發(fā)捕獲模塊、負邊沿觸發(fā)捕獲模塊、高速接口控制模塊、先進先出緩沖模塊；所述LVDS接收器的輸出同時連接正邊沿觸發(fā)捕獲模塊、負邊沿觸發(fā)捕獲模塊，正邊沿觸發(fā)捕獲模塊、負邊沿觸發(fā)捕獲模塊的輸出同時連接高速接口控制模塊，高速接口控制模塊的數(shù)據(jù)輸出連接先 進先出緩沖模塊；LVDS接收器的使能由高速接口控制模塊控制，啟動的LVDS接收器將接收到的低壓差分信號LVDS轉(zhuǎn)換為單端數(shù)字系統(tǒng)電平；正邊沿觸發(fā)捕獲模塊采用經(jīng)過時鐘調(diào)整單元處理時鐘信號的正邊沿對轉(zhuǎn)為單端的輸入數(shù)據(jù)進行捕獲；負邊沿觸發(fā)捕獲模塊采用經(jīng)過時鐘調(diào)整單元處理時鐘信號的負邊沿對轉(zhuǎn)為單端的輸入數(shù)據(jù)進行捕獲；高速接口控制模塊根據(jù)設置的數(shù)據(jù)有效形式及有效捕獲邊沿，將輸入數(shù)據(jù)拼裝，并順序?qū)懭胂冗M先出緩沖模塊； 所述時鐘調(diào)整單元輸入時鐘由高速接口輸入單元提供，經(jīng)時鐘調(diào)整單元調(diào)整后的時鐘提供給高速接口輸入單元，經(jīng)時鐘調(diào)整單元分頻后的時鐘提供給控制單元、測頻運算單元及高速接口輸出單元； 所述測頻運算單元處理源自高速接口輸入單元的先進先出緩沖模塊的輸出數(shù)據(jù)，測頻運算單元的運算結果輸出至高速接口輸出單元；測頻運算單元包括:窗函數(shù)濾波器、窗函數(shù)旁路器、測頻運算器、運算控制器、ROM、輸出選擇器；窗函數(shù)旁路器同時連接測頻運算單元的輸入、窗函數(shù)濾波器、運算控制器、測頻運算器，測頻運算器連接輸出選擇器，測頻運算器、輸出選擇器和ROM均受運算控制器控制；窗函數(shù)旁路器選擇進入測頻運算器的數(shù)據(jù)是否需要經(jīng)過窗函數(shù)濾波器的處理，測頻運算器由快速傅立葉變換FFT模塊及離散傅里葉變換DFT模塊構成；測頻運算器的輸入數(shù)據(jù)源自窗函數(shù)旁路器，計算因子由運算控制器從ROM讀取后，寫入測頻運算器；輸出選擇器由運算控制器操作，根據(jù)控制單元的設置，選擇符合要求的測頻運算器結果輸出。
2.如權利要求1所述具備高速接口的快速測頻電路，其特征是，所述控制單元設置高速接口輸入單元的時鐘有效方式，包括正邊沿有效，負邊沿有效；控制單元設置高速接口輸入單元的數(shù)據(jù)有效形式；控制單元設置高速接口輸入單元捕獲數(shù)據(jù)通過先進先出緩沖模塊中的輸出比例；控制單元設置高速接口輸入單元的有效位數(shù)；控制單元控制測頻運算單元從自身ROM中加載測頻運算因子的有效位數(shù)；控制單元設置時鐘調(diào)整單元的延遲控制方式，控制方式分為通過引腳設置及寄存器設置；控制單元設置時鐘調(diào)整單元的對時鐘延遲的數(shù)量；控制單元設置時鐘調(diào)整單元輸出時鐘的分頻比例；控制單元根據(jù)選擇窗函數(shù)，選擇對應的窗函數(shù)輸出路徑，外部設備通過控制單元實現(xiàn)對窗函數(shù)寄存器的系數(shù)配置；控制單元設置測頻運算單元中運算控制器的工作方式，通過運算控制器對經(jīng)過窗函數(shù)旁路器的數(shù)據(jù)進行讀取方式選擇，讀取方式分連續(xù)讀取及幀數(shù)據(jù)讀??；控制單元設置測頻運算單元中輸出選擇器的工作方式；控制單元設置高速接口輸出單元的有效位數(shù)。
3.如權利要求1所述具備高速接口的快速測頻電路，其特征是，所述高速接口輸入單元中，高速接口控制模塊將輸入數(shù)據(jù)拼裝的方法為:當設置單邊沿有效，再根據(jù)設置的有效邊沿，選擇對應邊沿的捕獲模塊數(shù)據(jù)；設置雙邊沿有效時，交疊選擇正、負邊沿捕獲模塊數(shù)據(jù)。
4.如權利要求1所述具備高速接口的快速測頻電路，其特征是，所述時鐘調(diào)整單元包括:兩個獨立工作的延遲鎖相環(huán)、鎖定判決模塊、兩級時鐘多路模塊、分頻控制器，可編程整數(shù)分頻器；兩個獨立工作的延遲鎖相環(huán)輸入的時鐘源自高速接口輸入單元中LVDS接收器轉(zhuǎn)換的單端時鐘信號，兩個延遲鎖相環(huán)的鎖定信號同時與鎖定判決模塊連接，鎖相環(huán)的輸出依次與兩級時鐘多路模塊連接，第二級時鐘多路模塊輸出的一支與可編程整數(shù)分頻器連接，另一支直接進入高速接口輸入單元，分頻控制器控制可編程整數(shù)分頻器的輸出；每個延遲鎖相環(huán)分別適應不同的工作頻帶；所述鎖定判決模塊主要判斷兩個延遲鎖相環(huán)鎖定的先后次序，同時控制兩級時鐘多路模塊的第一級輸出，輸出先鎖定的延遲鎖相環(huán)時鐘；兩級時鐘多路模塊的第二級由控制單元控制輸出；被選定的經(jīng)過延遲鎖相環(huán)延遲的時鐘過兩級時鐘多路模塊后進入可編程整數(shù)分頻器，由可編程整數(shù)分頻器按控制單元設置的分頻比輸出，輸出的時鐘進入測頻運算單元、高速接口輸出單元、控制單元。
5.如權利要求1所述具備高速接口的快速測頻電路，其特征是，所述測頻運算單元的運算結果有四種輸出方式，分別是直接輸出、最大值輸出、最小值輸出、超出門限值輸出。
6.如權利要求1所述具備高速接口的快速測頻電路，其特征是，所述測頻運算單元測頻的運算方式提供包括采用16位定點數(shù)FFT變換，F(xiàn)FT的點數(shù)1024點，512點，256點，128點，64點供選擇；及采用16位定點數(shù)DFT變換，DFT點數(shù)8點，16點，32點供選擇。
7.如權利要求1所述具備高速接口的快速測頻電路，其特征是，所述窗函數(shù)濾波器提供兩種典型窗函數(shù)濾波器供選擇，分別是余弦窗函數(shù)、指數(shù)窗函數(shù)，窗函數(shù)濾波器階數(shù)N固定為16階，窗函數(shù)系數(shù)通過控制單元進行配置。
8.如權利要求1所述具備高速接口的快速測頻電路，其特征是，所述高速接口輸出單元包括依次連接的:輸出寄存器、輸出緩沖器、LVDS發(fā)送器；測頻運算單元的輸出的數(shù)據(jù)經(jīng)過控制單元選擇后，存入高速接口輸出單元的輸出寄存器，統(tǒng)一通過輸出緩沖器輸出到LVDS發(fā)射器，實現(xiàn)單端信號到LVDS信號之間的轉(zhuǎn)換；輸出寄存器采用的是時鐘調(diào)整單元分頻后的輸出時鐘作基準時鐘；輸出緩沖器將時鐘調(diào)整單元分頻后的輸出時鐘與輸出寄存器經(jīng)過延遲控制，調(diào)整輸出數(shù)據(jù)與時鐘相位關系，并行緩沖輸出。
9.如權利要求1所述具備高速接口的快速測頻電路，其特征是，所述的控制單元包括:三線SPI接口、兩線I2C接口、接口控制模塊和寄存器堆，三線SPI接口和兩線I2C接口連接接口控制模塊，再與寄存器堆連接；寄存器堆由電路的各個單元的控制寄存器陣列組成，依所屬單元分為:接口配置寄存器堆，時鐘配置寄存器堆，運算設置寄存器堆，接口狀態(tài)寄存器堆；通過接口狀態(tài)寄存器堆能夠鎖存高速接口輸入單元中先進先出緩沖模塊的值。
【文檔編號】H03L7/08GK103986462SQ201410239560
【公開日】2014年8月13日 申請日期:2014年5月30日 優(yōu)先權日:2014年5月30日
【發(fā)明者】魏敬和, 鄒家軒, 桂江華, 周昱, 于宗光 申請人:中國電子科技集團公司第五十八研究所