半導(dǎo)體器件以及半導(dǎo)體器件的操作方法
【專利摘要】本發(fā)明涉及半導(dǎo)體器件以及半導(dǎo)體器件的操作方法。半導(dǎo)體器件包括模擬-數(shù)字轉(zhuǎn)換電路。模擬-數(shù)字轉(zhuǎn)換電路包括延遲單元陣列和編碼器。延遲單元陣列包含n個串聯(lián)耦合的延遲單元，接收基準時鐘信號，并利用模擬輸入信號作為用于每一級中的延遲單元的電源電壓。編碼器對于來自延遲單元陣列的每一級的延遲單元的輸出信號進行編碼，并輸出編碼后的輸出信號作為數(shù)字輸出信號。n個延遲單元包括對于每個延遲單元加權(quán)的延遲量。編碼器通過對應(yīng)于延遲單元級的數(shù)目的加權(quán)，來對延遲單元陣列的每一級中的延遲單元的輸出信號進行編碼。
【專利說明】半導(dǎo)體器件以及半導(dǎo)體器件的操作方法
[0001] 相關(guān)申請的交叉引用
[0002] 于2013年5月30日提交的日本專利申請No. 2013-114404的公開，包括說明書、 附圖和摘要，通過引用將其全部并入本文中。

【技術(shù)領(lǐng)域】
[0003] 本發(fā)明涉及一種半導(dǎo)體器件，并且其在用于例如進行模擬-數(shù)字轉(zhuǎn)換的電路中時 是有效的。

【背景技術(shù)】
[0004] 近年來在諸如手持設(shè)備的電子設(shè)備的小型化方面取得了許多進展，增加了對安裝 在這些類型的電子設(shè)備中的部件的小型化和省電的需求。另一方面，信息處理技術(shù)的發(fā)展 也增加了對將模擬信號轉(zhuǎn)換為數(shù)字信號的模擬-數(shù)字轉(zhuǎn)換器的更高精度的需求。從而對小 型的且高精度的模擬-數(shù)字轉(zhuǎn)換器的需求正在增加。
[0005] 已知一種用于允許小型化的模擬-數(shù)字轉(zhuǎn)換的技術(shù)，為時間-數(shù)字轉(zhuǎn)換器（TDC)。 例如，在日本專利登記No. 4545439 (對應(yīng)國際專利申請公布No. W003050637 (A2))中公開 了一種電壓控制器。該電壓控制器包括模擬-數(shù)字轉(zhuǎn)換器（ADC)、補償器（300)和調(diào)制器 (400)。該模擬-數(shù)字轉(zhuǎn)換器（ADC)將模擬輸入轉(zhuǎn)換成數(shù)字輸入。補償器（300)包含查找 表（302)，并且基于數(shù)字誤差信號設(shè)定數(shù)字控制信號（154)。調(diào)制器（400)響應(yīng)于設(shè)定的 數(shù)字控制信號提供電源控制信號（156)。該電壓控制器調(diào)整具有開關(guān)時段的開關(guān)功率轉(zhuǎn)換 器的輸出電壓。模擬-數(shù)字轉(zhuǎn)換器（ADC)包括延遲線模擬-數(shù)字轉(zhuǎn)換器（700)，該延遲線 模擬-數(shù)字轉(zhuǎn)換器（700)包含延遲單元陣列（740)。延遲單元陣列（740)包括多個延遲線 單元。提供耦合至延遲線模擬-數(shù)字轉(zhuǎn)換器的檢測電壓源（108)，以在開關(guān)功率轉(zhuǎn)換器的 每個開關(guān)時段期間采樣一次檢測電壓。提供耦合至延遲線模擬-數(shù)字轉(zhuǎn)換器的基準電壓 源（106)。提供耦合至延遲線模擬-數(shù)字轉(zhuǎn)換器的測試電壓源（704)。提供開關(guān)以使檢測 電壓和基準電壓與開關(guān)功率轉(zhuǎn)換器的開關(guān)時段同步，并且將該電壓選擇性地提供給延遲線 模擬-數(shù)字轉(zhuǎn)換器。提供多個抽頭（752, 754)來測量測試信號沿著延遲線的傳輸程度。提 供校準器。在開關(guān)功率轉(zhuǎn)換器的開關(guān)時段內(nèi)，該校準器設(shè)定當將基準電壓供應(yīng)給延遲線模 擬-數(shù)字轉(zhuǎn)換器時測試信號沿著延遲線的傳輸程度和當將檢測電壓供應(yīng)給延遲線模擬-數(shù) 字轉(zhuǎn)換器時測試信號沿著延遲線的傳輸程度之間的差。然后供應(yīng)表示檢測電壓和基準電壓 之間的差的數(shù)字誤差信號。提供校準器，以便在開關(guān)功率轉(zhuǎn)換器的開關(guān)時段內(nèi)設(shè)定當將基 準電壓供應(yīng)給延遲線模擬-數(shù)字轉(zhuǎn)換器時測試信號沿著延遲線的傳輸程度和當將檢測電 壓提供給延遲線模擬-數(shù)字轉(zhuǎn)換器時測試信號沿著延遲線的傳輸程度之間的差；并供應(yīng)表 示檢測電壓和基準電壓之間的差的數(shù)字誤差信號。將相關(guān)的數(shù)字誤差信號供應(yīng)給補償器， 以設(shè)定數(shù)字控制信號。在開關(guān)功率轉(zhuǎn)換器的開關(guān)時段內(nèi)使延遲線模擬-數(shù)字轉(zhuǎn)換器中的每 個延遲單元復(fù)位。
[0006] 在日本專利登記No. 4575420 (對應(yīng)于美國專利申請公布No. US2009146630 (A1)) 中公開了用于半導(dǎo)體器件的相關(guān)技術(shù)。該半導(dǎo)體器件包括開關(guān)電源電路、數(shù)字控制電路以 及死區(qū)時間設(shè)定器電路。該開關(guān)電源電路包括串聯(lián)耦合的兩個半導(dǎo)體開關(guān)元件。數(shù)字控制 電路將開關(guān)脈沖供應(yīng)給半導(dǎo)體開關(guān)元件以使半導(dǎo)體開關(guān)元件接通/關(guān)斷。死區(qū)時間設(shè)定器 電路設(shè)定兩個半導(dǎo)體開關(guān)元件都斷開的死區(qū)時間。死區(qū)時間設(shè)定器電路包括延遲產(chǎn)生器電 路、選擇器電路和延遲調(diào)節(jié)器電路。延遲產(chǎn)生器電路包括多個延遲元件，它們的延遲值彼此 不同且從初級到最后一級按照小延遲值的順序串聯(lián)耦合，并且總的延遲值比輸入到初級的 脈沖信號周期小。通過關(guān)于脈沖信號的上升沿從初級到最后一級順序地傳送脈沖信號，延 遲產(chǎn)生器電路使每個延遲元件的輸出信號的上升沿延遲，以產(chǎn)生脈沖邊沿，其中脈沖信號 的周期被分成多個周期。選擇器電路由每個延遲元件的輸出信號輸入，并且將從輸出信號 中選擇的一個輸出信號輸出給數(shù)字控制電路，作為設(shè)定死區(qū)時間的信號。延遲調(diào)節(jié)器電路 從來自每個延遲元件的輸出信號中選擇輸出信號，以將開關(guān)脈沖的占空比設(shè)定為最小，并 將該（輸出）信號輸出到選擇器電路。


【發(fā)明內(nèi)容】

[0007] 上面描述的電壓控制器的模擬-數(shù)字轉(zhuǎn)換器（ADC)有以下問題。模擬-數(shù)字轉(zhuǎn)換 器（ADC)中所需的模擬-數(shù)字轉(zhuǎn)換精度越高，延遲單元陣列（740)和觸發(fā)器組（750)所需 要的電路尺寸就越大，并且整個模擬-數(shù)字轉(zhuǎn)換器（ADC)的電路尺寸變大。因此，模擬-數(shù) 字轉(zhuǎn)換精度越高，電路表面積的增加就越大，使得最小化這些部件和減小電路規(guī)模變得不 可能。
[0008] 在上面描述的電壓控制器的模擬-數(shù)字轉(zhuǎn)換器（ADC)中出現(xiàn)上述類型的問題的原 因如下。當例如模擬-數(shù)字轉(zhuǎn)換器（ADC)的精度為10位時，延遲單元陣列（740)的延遲 單元和觸發(fā)器組（750)的觸發(fā)器每個都需要2 1° = 1024個單位。來自這些觸發(fā)器的輸出 不改變地輸入到編碼器電路（730)，并且位精度增加。因此位精度越高，模擬-數(shù)字轉(zhuǎn)換器 (ADC)中延遲單元和觸發(fā)器的數(shù)量增加越多，并且編碼器電路的表面積變得就越大。因此該 模擬-數(shù)字轉(zhuǎn)換器（ADC)的電路規(guī)模隨著位精度的增加而變大。因此需要能夠在小規(guī)模電 路中執(zhí)行高精度模擬-數(shù)字轉(zhuǎn)換的技術(shù)。
[0009] 由本發(fā)明的說明書的描述和附圖，本發(fā)明的其它問題和新的特征將變得顯而易 見。
[0010] 根據(jù)本發(fā)明的一方面，該半導(dǎo)體器件包括利用時間-數(shù)字轉(zhuǎn)換技術(shù)（TDC)的模 擬-數(shù)字轉(zhuǎn)換電路。該模擬-數(shù)字轉(zhuǎn)換電路包含具有加權(quán)的延遲量的多級延遲單元和加權(quán) 編碼器。該編碼器通過對應(yīng)延遲單元的級的級數(shù)的加權(quán)，來對從每一級延遲單元輸出的加 權(quán)信號進行編碼。
[0011] 根據(jù)本發(fā)明的該方面，可以以小規(guī)模電路執(zhí)行高精度的模擬-數(shù)字轉(zhuǎn)換。

【專利附圖】

【附圖說明】
[0012] 圖1是示出第一實施例的模擬-數(shù)字轉(zhuǎn)換器的結(jié)構(gòu)的示例的框圖；
[0013] 圖2是示出第一實施例的模擬-數(shù)字轉(zhuǎn)換器的操作的示例的時序圖；
[0014] 圖3是示出當利用第一實施例的模擬-數(shù)字轉(zhuǎn)換器時將模擬輸入信號轉(zhuǎn)換成模 擬-數(shù)字轉(zhuǎn)換輸出信號的轉(zhuǎn)換特性的曲線圖；
[0015] 圖4是第一實施例中的用于加權(quán)編碼器輸入、二進制轉(zhuǎn)換編碼器輸入和模擬-數(shù) 字轉(zhuǎn)換輸出信號的真值表；
[0016] 圖5是示出第二實施例的模擬-數(shù)字轉(zhuǎn)換器的結(jié)構(gòu)的示例的框圖；
[0017] 圖6是示出第二實施例的模擬-數(shù)字轉(zhuǎn)換器的操作的示例的時序圖；
[0018] 圖7A是示出當通過利用第二實施例的模擬-數(shù)字轉(zhuǎn)換器減少延遲單元的延遲量 時用于將模擬輸入信號轉(zhuǎn)換成模擬-數(shù)字轉(zhuǎn)換輸出信號的轉(zhuǎn)換特性的曲線圖；
[0019] 圖7B是示出當通過利用第二實施例的模擬-數(shù)字轉(zhuǎn)換器增加延遲單元的延遲量 時用于將模擬輸入信號轉(zhuǎn)換成模擬-數(shù)字轉(zhuǎn)換輸出信號的轉(zhuǎn)換特性的曲線圖；
[0020] 圖8是示出第三實施例的模擬-數(shù)字轉(zhuǎn)換器的結(jié)構(gòu)的示例的框圖；
[0021] 圖9是示出第三實施例的模擬-數(shù)字轉(zhuǎn)換器的操作的示例的時序圖；
[0022] 圖10是示出第四實施例的模擬-數(shù)字轉(zhuǎn)換器的結(jié)構(gòu)的示例的框圖；
[0023] 圖11是示出用作包括根據(jù)第五實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的數(shù)字 控制電源器件的結(jié)構(gòu)的示例的框圖；
[0024] 圖12是示出第五實施例的數(shù)字控制電源器件的運算處理的流程圖；
[0025] 圖13是示出當利用第五實施例的數(shù)字控制電源器件時的平滑輸出電壓的瞬態(tài)特 性的曲線圖；
[0026] 圖14是示出當利用第五實施例的數(shù)字控制電源器件時的模擬-數(shù)字轉(zhuǎn)換器輸出 的瞬態(tài)特性的曲線圖；
[0027] 圖15是示出用作包括第六實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的用于無線 通信的收發(fā)器器件的結(jié)構(gòu)的示例的框圖；和
[0028] 圖16是不出第六實施例的模擬-數(shù)字轉(zhuǎn)換器中的輸入電壓的時間變化（時間改 變？）的曲線圖。

【具體實施方式】
[0029] 接下來將參照附圖描述本實施例的半導(dǎo)體器件和半導(dǎo)體器件的操作方法。
[0030] 第一實施例
[0031] 接下來描述包含本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的結(jié)構(gòu)。圖1是示出 本實施例的模擬-數(shù)字轉(zhuǎn)換器200的結(jié)構(gòu)的示例的框圖。模擬-數(shù)字轉(zhuǎn)換器200包括延遲 單元陣列210和編碼器310。
[0032] 延遲單元陣列210包括η個串聯(lián)耦合的延遲單元211至220 (η級：η為2以上的自 然數(shù)）。延遲單元陣列210由（基準）時鐘信號202輸入，并且利用模擬輸入信號201作為 延遲單元211，……，220中每一級的電源電壓。編碼器310對延遲單元陣列210的延遲單 元211，……，220的每一級的延遲單元輸出信號231，……，240進行編碼，并且輸出這些 編碼信號作為模擬-數(shù)字轉(zhuǎn)換輸出信號206 (數(shù)字輸出信號）。然而，η個延遲單元211至 220包括對于延遲單元211, ......，220每一個加權(quán)的延遲量。編碼器310通過對應(yīng)于延遲 單元211，……，220的級數(shù)的加權(quán)，對延遲單元陣列210的延遲單元211，……，220每一 級的延遲單元輸出信號231，……，240進行編碼。
[0033] 本實施例的η個延遲單元211至220包含對于延遲單元211，......，220每一個加 權(quán)的延遲量。換句話說，對于每個延遲單元211至220, η個延遲單元211至220具有不同 的延遲量（然而這些可部分包含相同量的延遲量）。因此，具有大的延遲量的延遲單元包含 對應(yīng)于多個位的延遲量。這里，將延遲單元被定義為包含對應(yīng)于一個位的延遲量，作為單位 延遲單元，延遲單元還被定義為包含對應(yīng)于多個位的延遲量,作為功能與多個單位延遲單 元相同的一個延遲單元。因此，在本實施例中，共同利用具有大的延遲量的延遲單元而不僅 僅是單位延遲單元，與當僅利用單位延遲單元時相比允許減少延遲單元的數(shù)量。換句話說， 能夠減小延遲單元陣列210的電路表面積。而且，隨著延遲單元的數(shù)量減少，也能夠減少輸 入到編碼器310的信號的數(shù)量，使得也能夠減少用于處理這些信號的處理器電路。本實施 例能夠以這種方式減少編碼器310的電路表面積。此外，隨著處理器電路的數(shù)量和延遲單 元的數(shù)量減少，也能夠減少延遲單元陣列210和編碼器310內(nèi)的元件的數(shù)量。本實施例能 夠以這種方式減少功耗。而且，隨著減少元件的數(shù)量，布線布局變得更簡單，使得電路設(shè)計 更容易實現(xiàn)。
[0034] 在下文，描述具有10位轉(zhuǎn)換精度的模擬-數(shù)字轉(zhuǎn)換器200的示例。
[0035] 延遲單元陣列210包括串聯(lián)耦合的延遲單元211至220。延遲單元211至220包 含不同的延遲量。然而，延遲單元211至220的一部分可包含相同的延遲量。例如，將延遲 單元215設(shè)定為具有延遲量為1的延遲單元（單位延遲單元）。將延遲單元216設(shè)定為具 有延遲量為1的延遲單元。將延遲單元214和延遲單元217設(shè)定為具有比延遲單元215大 32倍的延遲量的延遲單元。將延遲單元213和延遲單元218設(shè)定為具有比延遲單元215大 64倍的延遲量的延遲單元。將延遲單元212和延遲單元219設(shè)定為具有比延遲單元215大 128倍的延遲量的延遲單元。將延遲單元211和延遲單元220設(shè)定為具有比延遲單元216 大256倍的延遲量的延遲單元。然而在本實施例中，每個延遲單元的延遲量僅是一示例，并 且每個延遲單元可包含不同的其它延遲量。
[0036] 延遲單兀211是通過模擬輸入信號201、時鐘信號202和反相時鐘信號204輸入 的，并輸出延遲單元輸出信號231，其中反相時鐘信號204是由對時鐘信號202進行邏輯反 相的反相器230生成的。然而，模擬輸入信號201和反相時鐘信號204被輸入到延遲單兀 211的電源節(jié)點。時鐘信號202被輸入到延遲單元211的輸入節(jié)點。延遲單元輸出信號231， 艮P，被延遲了延遲單元211的延遲量的時鐘信號202,從延遲單元211的輸出節(jié)點輸出。
[0037] 延遲單兀212是由模擬輸入信號201、反相時鐘信號204和延遲單兀輸出信號231 輸入的，并且輸出延遲單兀輸出信號232。然而，模擬輸入信號201和反相時鐘信號204被 輸入到延遲單元212的電源節(jié)點。延遲單元輸出信號231被輸入到延遲單元212的輸入節(jié) 點。延遲單元輸出信號232,即，被延遲了延遲單元212的延遲量的延遲單元輸出信號231, 從延遲單元212的輸出節(jié)點輸出。
[0038] 以相同的方式，模擬輸入信號201、反相時鐘信號204和延遲單兀輸出信號232至 239分別被輸入到延遲單元213至220 (70個單位），并且延遲單元213至220分別輸出延 遲單元輸出信號233至240。然而，模擬輸入信號201和反相時鐘信號204被輸入到延遲單 元213至220的電源節(jié)點。延遲單元輸出信號232至239被輸入到延遲單元213至220的 每個輸入節(jié)點。延遲單元輸出信號233至240,即，被延遲了延遲單元213至220的延遲量 的延遲單元輸出信號232至239,從延遲單元213-220的各個輸出節(jié)點輸出。
[0039] 盡管省略了對圖1中的示例的描述，但是在延遲單元215和延遲單元216之間有 62個延遲單元單位。因此，提供了 72個延遲單元單位。存在對應(yīng)于延遲單元輸出信號235 和延遲單元輸出信號236之間的62個延遲單元的62個延遲單元輸出信號。因此，存在來 自延遲單元的72個輸出信號。在從延遲單元輸出信號235到延遲單元輸出信號236的64 個輸出當中，將第N個輸出表示為延遲單元輸出信號235-N。就是說，延遲單元輸出信號235 和延遲單兀輸出信號235-1表不相同的輸出信號，并且延遲單兀輸出信號236和延遲單兀 輸出信號235-64表不相同的輸出信號。
[0040] 編碼器310包括鎖存陣列250和鎖存信號編碼器311。鎖存陣列250包括多個觸 發(fā)器251至260。提供多個觸發(fā)器251至260中的每一個對應(yīng)于多個延遲單元211至220 中的每一個。多個觸發(fā)器251至260響應(yīng)于共同的延遲時鐘信號205而鎖存多個延遲單兀 211至220的延遲單元輸出信號231至240。盡管省略了對圖1中的示例的描述，但是在觸 發(fā)器255和觸發(fā)器256之間有62個觸發(fā)器。因此，與延遲單元一樣提供了 72個觸發(fā)器。
[0041] 在這里延遲時鐘信號205是由延遲電路225延遲了時鐘信號202的信號。延遲電 路225被供應(yīng)有作為電源電壓的基準電壓203。預(yù)先設(shè)定延遲電路225的延遲量使得模擬 信號（模擬輸入信號201)能夠被正確地轉(zhuǎn)換成數(shù)字信號（模擬-數(shù)字轉(zhuǎn)換輸出信號206)。 而且，與延遲電路225等距離地提供觸發(fā)器251至260,使得同時供應(yīng)延遲時鐘信號205。
[0042] 輸入延遲單元輸出信號231到觸發(fā)器251作為數(shù)據(jù)輸入，以及輸入延遲時鐘信號 205作為時鐘輸入；并且觸發(fā)器251輸出鎖存信號271。以同樣的方式，觸發(fā)器252至260 (71 個單位）被分別輸入有延遲單元輸出信號232至240作為數(shù)據(jù)輸入，并且輸入有延遲時鐘 信號205作為時鐘輸入，并且觸發(fā)器251至260分別輸出鎖存信號272至280。由于能夠相 對于延遲單元211至220抑制延遲單元輸出信號232至240上的諸如布線延遲和寄生電容 的效應(yīng)，并且能夠在適當?shù)亩〞r容易接收來自觸發(fā)器251至260的延遲單元輸出信號231 至240,所以優(yōu)選緊接在相應(yīng)的延遲單元211至220之后以這種方式提供觸發(fā)器251至260。
[0043] 通過對應(yīng)于延遲單元211，……，220的級數(shù)（示出是從延遲單元211開始計數(shù)的 為第幾個的數(shù)目）的加權(quán)，鎖存信號編碼器311對來自鎖存陣列250的觸發(fā)器251，……， 260的每一級的鎖存信號271，……，280進行編碼。鎖存信號編碼器311包含加權(quán)編碼器 290和二進制轉(zhuǎn)換編碼器300。
[0044] 加權(quán)編碼器290通過對應(yīng)于多級延遲單元211，……，220的級數(shù)（示出是從延遲 單元211開始計數(shù)的為第幾個的數(shù)目）的加權(quán)，將來自鎖存陣列250的觸發(fā)器251，……， 260的每一級的鎖存信號271，……，280用于編碼，來輸出編碼信號Q1至Q1024。換句話 說，加權(quán)編碼器290是由鎖存信號271至280輸入的，并且輸出編碼信號Q1至Q1024。隨后 描述該加權(quán)的具體示例。
[0045] 二進制轉(zhuǎn)換編碼器300將編碼信號Q1-Q1024轉(zhuǎn)換成二進制，并輸出10位模擬-數(shù) 字轉(zhuǎn)換輸出信號206。換句話說，二進制轉(zhuǎn)換編碼器300是由編碼信號Q1至Q1024輸入的 并且輸出模擬-數(shù)字轉(zhuǎn)換輸出信號206。
[0046] 接下來描述包括本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的操作。圖2是示出 本實施例的模擬-數(shù)字轉(zhuǎn)換器200的操作的示例的時序圖。這里，（a)表示模擬輸入信號 201，（b)表不時鐘信號202，（c)表不延遲時鐘信號205，（d)表不延遲單兀輸出信號231， (e)表示延遲單元輸出信號232,（f)表示延遲單元輸出信號233,（g)表示延遲單元輸出信 號234,（h)表示延遲單元輸出信號235 ( = 235-1)，（i)表示延遲單元輸出信號235-20,（j) 表示延遲單元輸出信號235-21，（k)表示延遲單元輸出信號236( = 235-64)，（1)表示延 遲單元輸出信號237,（m)表示延遲單元輸出信號238,（η)表示延遲單元輸出信號239,（ο) 表不延遲單兀輸出信號240,（ρ)表不鎖存信號271至280,（q)表不加權(quán)編碼器輸出（編碼 信號Q1至Q1024)，（r)表示模擬-數(shù)字轉(zhuǎn)換輸出信號206。
[0047] 圖1中沒有示出的外部電路將模擬輸入信號201輸入到模擬-數(shù)字轉(zhuǎn)換器200中 (見（a))。圖1中沒有示出的控制電路在模擬輸入信號201設(shè)定時間T0中設(shè)定時鐘信號 202從低電平到高電平（見（b))。時鐘信號202以這種方式傳輸延遲單元211至220。從 而，延遲單元211至220輸出延遲單元輸出信號231至240,使得根據(jù)相應(yīng)的延遲量延遲時 鐘信號202 (見⑷至（〇))。
[0048] 延遲電路225輸出延遲時鐘信號205使得正好在指定時間（Λ T = T1-T0)延遲時 鐘信號202。與延遲電路225等距離提供的觸發(fā)器251至260在延遲時鐘信號205的（脈 沖）上升時間Τ1鎖存延遲單元輸出信號231至240,并輸出這些信號作為鎖存信號271至 280(見（ρ))。
[0049] 鎖存信號271被輸入到加權(quán)編碼器290作為q256。換句話說，鎖存信號271以對 應(yīng)于256位數(shù)據(jù)部分的256位加權(quán)來處理。鎖存信號272以與q384相同的方式輸入到加 權(quán)編碼器290。換句話說，鎖存信號272以對應(yīng)于128位數(shù)據(jù)部分的128位加權(quán)來處理。鎖 存信號273被輸入到加權(quán)編碼器290作為q448。換句話說，鎖存信號273以對應(yīng)于64位 數(shù)據(jù)部分的64位加權(quán)來處理。鎖存信號274被輸入到加權(quán)編碼器290作為q480。換句話 說，鎖存信號274以對應(yīng)于32位數(shù)據(jù)部分的32位加權(quán)來處理。鎖存信號275至276 (用于 64個單位的鎖存信號）被分別輸入到加權(quán)編碼器290作為q480至q544。換句話說，鎖存 信號275至276 (用于64個單位的鎖存信號）以對應(yīng)于1位數(shù)據(jù)部分的1位加權(quán)來處理。 鎖存信號277被輸入到加權(quán)編碼器290作為q576。換句話說，鎖存信號277以對應(yīng)于32位 數(shù)據(jù)部分的32位加權(quán)來處理。鎖存信號278被輸入到加權(quán)編碼器290作為q640。換句話 說，鎖存信號278以對應(yīng)于64位數(shù)據(jù)部分的64位加權(quán)來處理。鎖存信號279被輸入到加 權(quán)編碼器作為q768。換句話說，鎖存信號279以對應(yīng)于128位數(shù)據(jù)部分的128位加權(quán)來處 理。鎖存信號280被輸入到加權(quán)編碼器作為ql024。換句話說，鎖存信號280以對應(yīng)于256 位數(shù)據(jù)部分的256位加權(quán)來處理。
[0050] 在圖2的示例中，鎖存信號271至280 (用作加權(quán)編碼器290的輸入的72位信號） 是用作總線符號的VAL1(見（p))，并且變成下面的信號。在這里，描述模擬-數(shù)字轉(zhuǎn)換輸出 信號206是"501 (十進制法）"的情形作為示例。
[0051] (q256, q384, q448, q480, q481,..., q501, q502,. . . q544, q576, q640, q768, ql024) =(11111. . . 10. . . 0000)
[0052] 加權(quán)編碼器290通過對應(yīng)于延遲單元211至220的加權(quán)來對鎖存信號271至280 進行編碼，并輸出它們作為編碼信號Q1至Ql〇24(見（q))。
[0053] 在圖2的示例中，由鎖存信號271至280的加權(quán)編碼得到的編碼信號Q1至 Q1024 (用作從加權(quán)編碼器290的輸出的1024位信號）被表示為VAL2的總線符號，并輸出 為接下來示出的。
[0054] (Ql，Q2, · · ·，Q501，Q502, · · ·，Q1023, Q1024) = (11. · · 10. · · 00)
[0055] 二進制轉(zhuǎn)換編碼器300將編碼信號Q1至Q1024轉(zhuǎn)換成二進制，并輸出10位模 擬-數(shù)字轉(zhuǎn)換輸出信號206 (見（r))。
[0056] 在圖2的示例中，由編碼信號Q1至Q1024的二進制轉(zhuǎn)換得到的并且具有VAL3的 總線符號（標簽）的模擬-數(shù)字轉(zhuǎn)換輸出信號206 (從二進制轉(zhuǎn)換編碼器300輸出的10位 信號）（見（r))被輸出為如下。
[0057] 模擬-數(shù)字轉(zhuǎn)換輸出信號206 = (0111110101) ( = 501 (十進制法））
[0058] 接下來，在時間T2,圖1中沒有示出的控制電路將時鐘信號202從高電平變換到低 電平。延遲單元211至220因此被全部復(fù)位，并且延遲單元輸出信號231至240被設(shè)定為 低電平。
[0059] 當所有的延遲單元211至220被復(fù)位時，模擬輸入信號201被改變并輸入。然后 重復(fù)從T0到T2的操作。
[0060] 包括本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件以上面描述的方式工作。
[0061] 圖3是示出當利用本實施例的模擬-數(shù)字轉(zhuǎn)換器200時將模擬輸入信號201轉(zhuǎn)換 成模擬-數(shù)字轉(zhuǎn)換輸出信號206的轉(zhuǎn)換特性的曲線圖。橫軸示出了模擬輸入信號201 (電 壓），縱軸示出了模擬-數(shù)字轉(zhuǎn)換輸出信號206 (位碼）。模擬-數(shù)字轉(zhuǎn)換器200的動態(tài)范 圍為0至V3。
[0062] 在該模擬-數(shù)字轉(zhuǎn)換器200中，當模擬輸入信號201的范圍為A(0至％，V2, V3) 時，關(guān)于將模擬輸入信號201轉(zhuǎn)換成模擬-數(shù)字轉(zhuǎn)換輸出信號206 (數(shù)字信號）的轉(zhuǎn)換特性 變寬。另一方面，當模擬輸入信號201在范圍B (Vi至^)時，該模擬-數(shù)字轉(zhuǎn)換器200的 轉(zhuǎn)換特性變精細。換句話說，該模擬-數(shù)字轉(zhuǎn)換器200是當在范圍B內(nèi)需要高精度和在范 圍A內(nèi)不需要高精度時能夠改變的模擬-數(shù)字轉(zhuǎn)換器。換句話說，該模擬-數(shù)字轉(zhuǎn)換器200 是當目標用途是范圍B中的模擬-數(shù)字轉(zhuǎn)換并且范圍A中的模擬-數(shù)字轉(zhuǎn)換不重要時的模 擬-數(shù)字轉(zhuǎn)換器。
[0063] 換句話說，在該模擬-數(shù)字轉(zhuǎn)換器200中的延遲單元的延遲量的精度在范圍A中 能夠設(shè)定得寬。因此，能夠利用僅少量的具有大延遲量的延遲單元，而不是利用大量具有小 延遲量的延遲單元。能夠以這種方式減少延遲單元的數(shù)量，并且還能夠減少整個延遲單元 陣列所需的電路表面積。更具體地，在具有10位精度的該實施例的模擬-數(shù)字轉(zhuǎn)換器200 的情況下，延遲單元的數(shù)量能夠從1024減少到72。隨著延遲單元的減少，也能夠減少觸發(fā) 器的數(shù)量并且能夠減少整個鎖存陣列的電路表面積。更具體地，在具有10位精度的該實施 例的模擬-數(shù)字轉(zhuǎn)換器200的情況下，觸發(fā)器的數(shù)量能夠從1024減少到72。
[0064] 圖4是用于本實施例的加權(quán)編碼器290輸入（鎖存信號271至280)、二進制轉(zhuǎn)換編 碼器300輸入（編碼信號Q1至Q1024)和模擬-數(shù)字轉(zhuǎn)換輸出信號206的真值表。然而，qA 表示用于q482至q543的信號。這里，qX表示該信號的0或1。QB表示用于Q482至Q543 的信號。QX表示關(guān)于該信號的〇或1。X表示模擬-數(shù)字轉(zhuǎn)換輸出信號206是用于482至 543中任一個的碼。
[0065] 接下來示出了 qA、QB、qX、QX和X的具體示例。
[0066] 當X = 501時，在那時用于加權(quán)編碼器290的輸入是qA :q482至q501為qX :"1" 以及qA :q502至q543為qX :"0"。用于二進制轉(zhuǎn)換編碼器300的輸入是QB :Q482至Q501 為 QX :"1" 以及 QB :Q502 至 Q543 為 QX :"0"。
[0067] 換句話說，當模擬-數(shù)字轉(zhuǎn)換輸出信號206, X = 501時，如下。
[0068] (q256, ..., q481, ..., q501, q502, ..., q544, ..., ql024)= (1· · · 1· · · 10. · · 0· · · 0) :72 位
[0069] (Ql，· · .，Q481，· · .，Q501，Q502，· · .，Q544，· · ·，Q1024) = (1· · · 1· · · 10. · · 0· · · 0): 1024 位
[0070] 模擬-數(shù)字轉(zhuǎn)換輸出信號206 = (0111110101) :10位
[0071] 模擬-數(shù)字轉(zhuǎn)換輸出信號206在481至544的范圍內(nèi)以1個碼的增量輸出。另一 方面，在其它范圍內(nèi)，模擬-數(shù)字轉(zhuǎn)換輸出信號206以2個以上的碼增量（在該示例中最大 值為256個碼增量）輸出，這是寬的輸出。因此輸出的模擬-數(shù)字轉(zhuǎn)換碼的總數(shù)量能夠減 少至極小的數(shù)。因此，通過產(chǎn)生邏輯組合加權(quán)編碼器290和二進制轉(zhuǎn)換器300的電路，能夠 大大減小電路表面積。
[0072] 此時具有高的位精度的輸出可能在481至544的范圍內(nèi)。然而在在其它的范圍內(nèi)， 位精度是相對低的輸出。在該實施例中通過將位精度在所希望的范圍內(nèi)設(shè)定為高，并且將 位精度在所有其它范圍內(nèi)設(shè)定為相對低，在所希望的范圍內(nèi)能夠逐漸升高位精度，并且能 夠大大減少整體的電路表面積。換句話說，必須在寬的面積上獲得動態(tài)范圍，但當在特定范 圍內(nèi)需要高精度模擬-數(shù)字轉(zhuǎn)換時這種方式是特別有效的。
[0073] 在本實施例中，具有高位精度輸出的范圍（示例：以一個碼增量的輸出范圍）并不 限于如上述示例中所示的僅僅動態(tài)范圍的中心附近的位置。如后所述，具有高位精度輸出 的范圍也可以是例如偏離動態(tài)范圍中心的位置?；蛘撸哂懈呶痪容敵龅姆秶梢允莿?態(tài)范圍邊緣附近的位置，并且可以是在動態(tài)范圍內(nèi)任意的多個位置。此外，本實施例中的位 精度不限于從上文描述的示例的動態(tài)范圍中心附近的位置朝著兩端逐漸減小位精度的情 形。位精度例如可以是兩種類型，如高和低，并且可以是三種類型，如高和中等和低，并且不 必是兩倍增量。
[0074] 在本實施例中，相比于僅利用單位延遲單元的相關(guān)技術(shù)，組合減少延遲單元和觸 發(fā)器的電路表面積的效果與減少加權(quán)編碼器和二進制轉(zhuǎn)換編碼器的電路表面積的效果，能 夠減少90%的電路表面積。換句話說，與相關(guān)技術(shù)相比，本發(fā)明能夠使電路表面積減少至 1/10。也就是說，能夠在小規(guī)模電路上執(zhí)行高精度的模擬-數(shù)字轉(zhuǎn)換。
[0075] 在本實施例中，隨著減少延遲單元和觸發(fā)器的電路表面積以及減少加權(quán)編碼器和 二進制轉(zhuǎn)換編碼器的電路表面積，也能夠減少電路內(nèi)的元件的數(shù)量。能夠以這種方式減少 電路的功耗。此外，隨著減少元件的數(shù)量，布線布局變得更簡單使得可以容易地執(zhí)行電路設(shè) 計。
[0076] 第二實施例
[0077] 接下來描述包括本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件。本實施例與第一實 施例不同點在于，延遲單元411的初級（第一級）是可變的延遲量。下面的描述主要涵蓋 了不同點。
[0078] 接下來描述包括本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的結(jié)構(gòu)。圖5是示出 第二實施例的模擬-數(shù)字轉(zhuǎn)換器400的結(jié)構(gòu)示例的框圖。在該模擬-數(shù)字轉(zhuǎn)換轉(zhuǎn)換器400 中，與第一實施例的模擬-數(shù)字轉(zhuǎn)換器200相同的項被賦予相同的附圖標記并且省略它們 的描述。本實施例的模擬-數(shù)字轉(zhuǎn)換器400包括延遲單元陣列410和編碼器320。
[0079] 延遲單元陣列410包括串聯(lián)耦合的延遲單元411和串聯(lián)耦合的延遲單元212至 220。延遲單元411是延遲單元陣列410中的初級（第一級）延遲單元。延遲單元411是由 模擬輸入信號201、時鐘信號202、反相時鐘信號信號204和延遲量控制信號401 (下文中， 也標記為DSEL401)輸入的，并且延遲單元411輸出延遲單元輸出信號231。延遲單元411 能夠利用DSEL401的值改變延遲量。換句話說，延遲單元411的延遲量能夠通過DSEL401 的值而改變。例如，DSEL401能夠是從外部控制電路輸入的。插入在Pch晶體管和電源電 壓之間的可變電阻元件例如可用作反相電路中的延遲單元411。通過利用DSEL401來調(diào)節(jié) 可變電阻元件的電阻值，能夠通過改變反相電路的通過率（through-rate)調(diào)節(jié)延遲時間。
[0080] 編碼器320包括鎖存陣列250和鎖存信號編碼器321。鎖存信號編碼器321包含 加權(quán)編碼器490和二進制轉(zhuǎn)換編碼器300。加權(quán)編碼器490通過對應(yīng)于延遲單元211，...， 220的級數(shù)的加權(quán)，來對用于鎖存陣列250的觸發(fā)器251，...，260的每一級的鎖存信號 271，. . . 280進行編碼，并輸出編碼信號Q1至Q1024。然而DSEL401能夠改變延遲單元411 的時鐘信號202的延遲量。如果延遲單元411的延遲量已經(jīng)被DSEL401改變，則也必須改 變隨后描述的用于鎖存信號271，...，280的編碼的加權(quán)。因此在這種情況下，加權(quán)編碼器 490基于DSEL401改變加權(quán)。用于鎖存陣列250的觸發(fā)器251，...，260的每一級的鎖存 信號271，...，280然后通過對應(yīng)于延遲單元211，...，220的級數(shù)的改變的加權(quán)被編碼，并 且輸出作為編碼信號Q1至Q1024。也就是說，加權(quán)編碼器290是由鎖存信號271至280和 DSEL401輸入的，并輸出編碼信號Q1至Q1024。
[0081] 接下來描述包括本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的操作。圖6是示出 本實施例的模擬-數(shù)字轉(zhuǎn)換器400的操作示例的時序圖。在該圖中，（a)是時鐘信號202; (b)是延遲單元411的延遲量相對小的情況的延遲單元輸出信號231 ; (c)是延遲單元411 的延遲量相對中等的情況的延遲單元輸出信號；（d)是延遲單元411的延遲量相對大的情 況的延遲單元輸出信號231。
[0082] 在本實施例中，當模擬輸入信號201固定在恒定電壓（V0)時，如圖6所示，延遲單 元411的相應(yīng)的延遲量tdl、td2、td3能夠通過DSEL401改變。在這種情況下，根據(jù)DSEL401 的延遲量，加權(quán)編碼器490輸出與偏移相加的編碼信號Q1至Q1024。當延遲單元411的延 遲量例如是td2時,那么該延遲量被設(shè)定為標準延遲量。在這種情況下，當減少DSEL401中 所示的延遲單元411的延遲量為tdl時，偏移被設(shè)定為負的偏移。另一方面，當增加延遲量 至td3時，偏移被設(shè)定為正的偏移。
[0083] 更具體地，當延遲單元411的延遲量為td2時，在時間T1在延遲單元215-1至 215-64之間傳輸時鐘信號202的模擬輸入信號201的電壓V0被假定為在1.4V(VJ至 1.6V(V 2)的范圍內(nèi)。當延遲單元411的延遲量在此時減少至tdl時，在時間T1，時鐘信號 以關(guān)于模擬輸入信號201的電壓V0的相同的電壓范圍（1. 4V至1. 6V)傳輸經(jīng)過延遲單兀 215-1到215-64。換句話說，減少延遲單元411的延遲量至tdl導(dǎo)致在時間T1時鐘信號 202在延遲單元215-1至215-64當中傳輸?shù)哪M輸入信號201的電壓Vo變成例如在從 1.3V(V n)到1.5V(V12)的范圍內(nèi)（下降0. IV)。就是說，在模擬-數(shù)字轉(zhuǎn)換器400檢測到的 模擬輸入電壓范圍整體移向低電壓側(cè)。在上述的不例中，模擬輸入電壓范圍向低電壓側(cè)移 位了 0. IV部分。因此，對于對應(yīng)于模擬輸入電壓范圍的下降的鎖存信號271至280,通過增 加處理以減少與基于DSEL401向低電壓側(cè)移位的電壓等效的碼量，加權(quán)編碼器490產(chǎn)生編 碼信號Q1至Q1024。在上述的示例中，加權(quán)編碼器490應(yīng)用處理以基于DSEL401針對鎖存 信號271至280減少用作與0. IV等效的碼量的32個碼，并生成編碼信號Q1至Q1024。
[0084] 以同樣的方式，當延遲單元411的延遲量增加到td3時，以關(guān)于模擬輸入信號201 的電壓V0的相同的電壓范圍（1. 4V至1. 6V)，在時間T1時鐘信號202僅在延遲單元215至 1至215至64之前傳輸。換句話說，增加延遲單元411的延遲量至td3導(dǎo)致在時間T1時 鐘信號202在延遲單元215-1至215-64之間傳輸?shù)哪M輸入信號201的電壓V0例如在從 1. 5V(V21)到（V22)的范圍內(nèi)（升高0. IV)。就是說，由模擬-數(shù)字轉(zhuǎn)換器400檢測到的模擬 輸入電壓范圍整體移向高電壓側(cè)。在上述的示例中，模擬輸入電壓范圍向高電壓側(cè)移位了 0. IV部分。對于對應(yīng)于模擬輸入電壓范圍中的上升的鎖存信號271至280,通過增加處理 以增加與基于DSEL401向高電壓側(cè)移位的電壓等效的碼量，加權(quán)編碼器490由此生成編碼 信號Q1至Q1024。在上述的示例中，加權(quán)編碼器490應(yīng)用處理以基于DSEL401針對鎖存信 號271至280增加用作等效于0. IV的碼量的32個碼，并生成編碼信號Q1至Q1024。
[0085] 基于上面的描述，下面能夠涉及關(guān)于本實施例的模擬-數(shù)字轉(zhuǎn)換器400。當延遲 單元411的延遲量設(shè)定為td2時，對于模擬-數(shù)字轉(zhuǎn)換具有高位精度的輸入范圍被假定為： Vm2_Δ Vm2至Vm2+ Λ Vm2。換句話說，當作為模擬輸入信號201輸入Vm2_Λ Vm2至Vm2+ Λ Vm2時， 與延遲單元215-1至215-64相同的范圍被切換。換句話說，作為模擬輸入信號201輸入 Vm2_ Δ Vm2至Vm2+ Λ Vm2，使時鐘信號202傳送到延遲單元215-1至215-64。
[0086] 當延遲單元411的延遲量轉(zhuǎn)換成tdl時，僅那部分（Δ T = td2 - tdl)的延遲量 變小，使得時鐘信號202的傳輸僅針對那部分變快。從而，在相同的輸入范圍Vm2-AV m2至 Vm2+ Δ Vm2，時鐘信號202在延遲單元216 (215-64)之前傳輸。為此，對于模擬-數(shù)字轉(zhuǎn)換具 有高位精度的輸入范圍因此是與Vm2-Λ Vm2至Vm2+Λ Vm2相比時鐘信號202的傳輸具有更大 延遲的電壓范圍。換句話說，其中用于模擬-數(shù)字轉(zhuǎn)換的位精度為高的輸入范圍能夠改變 成低電壓范圍。當延遲單元411的延遲量設(shè)定為tdl時，用于模擬輸入信號201的電壓范 圍能夠設(shè)定為V ml- Λ Vml至Vml+ Λ Vml (其中Vml〈Vm2)。
[0087] 另一方面，當延遲單元411的延遲量改變到td3時，只有那部分（AT = td3_ td2)的延遲量變大，使得時鐘信號202的傳輸僅在那部分延遲。從而，在相同的輸入范圍 Vm2_ Δ Vm2至Vm2+ Λ Vm2，時鐘信號202僅在延遲單元216 (215-64)之前傳輸。對于模擬-數(shù) 字轉(zhuǎn)換具有高位精度的輸入范圍因此是與Vm2-Λ Vm2至Vm2+Λ Vm2相比時鐘信號202的傳輸 變得更快的電壓范圍。換句話說，對于模擬-數(shù)字轉(zhuǎn)換具有高位精度的輸入范圍能夠改變 成高電壓范圍。當延遲單元411的延遲量設(shè)定到td3時，模擬輸入信號201的電壓范圍能 夠設(shè)定為 Vm3_ Λ Vm3 至 Vm3+ Λ Vm3 (其中 Vm3 > Vm2)。
[0088] 在圖3中，例如，假定延遲單元211為延遲單元411的延遲量td2。在這種情況下， Vi = vm2- Λ vm2, V2 = Vm2+ Λ vm2，以及對于模擬-數(shù)字轉(zhuǎn)換具有高位精度的模擬輸入信號201 的電壓范圍（B)為VI至V2。
[0089] 圖7A是示出當通過利用本實施例的模擬-數(shù)字轉(zhuǎn)換器400使延遲單元411的延 遲量設(shè)定為tdl時，用于將模擬輸入信號201轉(zhuǎn)換成模擬-數(shù)字轉(zhuǎn)換輸出信號206的轉(zhuǎn)換 特性的曲線圖。橫軸示出了模擬輸入信號201，縱軸示出了模擬-數(shù)字轉(zhuǎn)換輸出信號206。 模擬-數(shù)字轉(zhuǎn)換器400的動態(tài)范圍為0至V 3。
[0090] 在該模擬-數(shù)字轉(zhuǎn)換器400中，當模擬輸入信號201的范圍為A (0至￥11^12至％) 時，用于將模擬輸入信號201改變成模擬-數(shù)字轉(zhuǎn)換輸出信號206 (數(shù)字信號）的轉(zhuǎn)換特性 變寬。另一方面，當模擬輸入信號201的范圍為^11至￥12)時，轉(zhuǎn)換特性變精細。換句話 說，模擬-數(shù)字轉(zhuǎn)換器400是在范圍B內(nèi)需要高精度且在范圍A內(nèi)不需要高精度時可應(yīng)用 的模擬-數(shù)字轉(zhuǎn)換器。換句話說，模擬-數(shù)字轉(zhuǎn)換器400是當用途目標是在范圍B內(nèi)的模 擬-數(shù)字轉(zhuǎn)換且在范圍A內(nèi)的模擬-數(shù)字轉(zhuǎn)換不重要時可應(yīng)用的模擬-數(shù)字轉(zhuǎn)換。在這種 情況下，= Vml-Λ Vml，V12 = Vml+Λ Vml，以及對于模擬-數(shù)字轉(zhuǎn)換具有高位精度的模擬輸入 信號201的電壓范圍（B)為Vn至V 12。該電壓范圍相比圖3中的電壓范圍以至^)更多 地偏移向低電壓側(cè)。
[0091] 另一方面，圖7B是示出當通過利用本實施例的模擬-數(shù)字轉(zhuǎn)換器400使延遲單元 411的延遲量設(shè)定為td3時，用于將模擬輸入信號201轉(zhuǎn)換成模擬-數(shù)字轉(zhuǎn)換輸出信號206 的轉(zhuǎn)換特性的曲線圖。橫軸示出了模擬輸入信號201，縱軸示出了模擬-數(shù)字轉(zhuǎn)換輸出信號 206。模擬-數(shù)字轉(zhuǎn)換器400的動態(tài)范圍為0至V 3。
[0092] 在該模擬-數(shù)字轉(zhuǎn)換器400中，當模擬輸入信號201的范圍為A(0至^，^至％) 時，用于將模擬輸入信號201改變成模擬-數(shù)字轉(zhuǎn)換輸出信號206 (數(shù)字信號）的轉(zhuǎn)換特性 變寬。另一方面，當模擬輸入信號201的范圍為^21至^2)時，轉(zhuǎn)換特性變精細。也就是 說，該模擬-數(shù)字轉(zhuǎn)換器400是當在范圍B內(nèi)需要高精度且在范圍A內(nèi)不需要高精度時可 應(yīng)用的模擬-數(shù)字轉(zhuǎn)換器。換句話說，模擬-數(shù)字轉(zhuǎn)換器400是當用途目標是在范圍B內(nèi) 的模擬-數(shù)字轉(zhuǎn)換且模擬-數(shù)字轉(zhuǎn)換在范圍內(nèi)不重要時可應(yīng)用的模擬-數(shù)字轉(zhuǎn)換。在這種 情況下，V 21 = Vm3- Λ Vm3, V22 = Vm3+ Λ Vm3，以及對于模擬-數(shù)字轉(zhuǎn)換具有高位精度的模擬輸入 信號201的電壓范圍（B)為V21至V 22。該電壓范圍相比圖3中的電壓范圍以至^)更多 地偏移向高電壓側(cè)。
[0093] 在本實施例中，當延遲單元411的延遲量減少至tdl時，在能夠以高位精度模 擬-數(shù)字轉(zhuǎn)換的延遲單元215-1至215-64當中傳輸?shù)哪M輸入信號201的電壓V0是相對 低的。因此，當需要以高精度測量的模擬輸入信號201的電壓V0的電壓范圍相對低時，通過 DSEL401使得延遲單元411的延遲量更小。能夠以這種方式降低能夠以高位精度模擬-數(shù) 字轉(zhuǎn)換的延遲單元215-1至215-64的電壓范圍。
[0094] 然而，當延遲單元411的延遲量增加至td3時，在能夠以高位精度模擬-數(shù)字轉(zhuǎn)換 的延遲單元215-1至215-64當中傳輸?shù)哪M輸入信號201的電壓V0變得相對高。因此， 當需要以高精度測量的模擬輸入信號201的電壓V0的電壓范圍相對高時，延遲單元411的 延遲量通過DSEL401設(shè)定為大的量。能夠以高位精度模擬-數(shù)字轉(zhuǎn)換的延遲單元215-1至 215-64的電壓范圍能夠以這種方式設(shè)定為高。
[0095] 本實施例也能夠呈現(xiàn)與第一實施例相同的效果。而且，如上所述，在本實施例中， 增加延遲量控制信號（DSEL) 401使得對于模擬-數(shù)字轉(zhuǎn)換的位精度變高，并且能夠自由地 改變模擬輸入信號201的輸入范圍。因此能夠?qū)⒛M-數(shù)字轉(zhuǎn)換器400應(yīng)用到具有不同類 型電壓范圍的模擬輸入信號。
[0096] 第三實施例
[0097] 接下來描述包括本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件。本實施例與第一實 施例不同點在于，用作觸發(fā)器251至260的時鐘輸入的延遲時鐘信號205的輸出時間是可 變的。在下文下面的描述主要涵蓋不同點。
[0098] 接下來描述包括本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的結(jié)構(gòu)。圖8是示出 本實施例的模擬-數(shù)字轉(zhuǎn)換器500的結(jié)構(gòu)的示例的框圖。在該模擬-數(shù)字轉(zhuǎn)換器500中， 與第一實施例的模擬-數(shù)字轉(zhuǎn)換器200相同的項被賦予相同的附圖標記，并且省略它們的 描述。本實施例的模擬-數(shù)字轉(zhuǎn)換器500包括延遲單元陣列210和編碼器330。
[0099] 編碼器330包括鎖存陣列250、延遲電路525和鎖存信號編碼器331。延遲電路 525延遲時鐘信號202并且將其輸出為延遲時鐘信號205。延遲電路525被供應(yīng)有作為電 源電壓的基準電壓203和作為控制信號的基準電壓電路延遲量控制信號501 (下文描述為 VSEL501)。延遲電路525中時鐘信號202的延遲量通過VSEL501是可變的。就是說，延遲 電路525利用基準電壓203作為電源，是通過時鐘信號202和VSEL501輸入的，并輸出延遲 時鐘信號205。例如，延遲電路525能夠利用反相電路中插入在Pch晶體管和電源電壓之間 的可變電阻元件。VSEL501能夠調(diào)節(jié)該可變電阻元件的電阻值，調(diào)節(jié)反相電路的通過率，并 調(diào)節(jié)延遲時間。
[0100] 鎖存信號編碼器331包括加權(quán)編碼器590和二進制轉(zhuǎn)換編碼器300。加權(quán)編碼器 590通過對應(yīng)于延遲單元211，...，220的級數(shù)的加權(quán)，對用于鎖存陣列250的每一級觸發(fā) 器251，. . .，260的鎖存信號271，. . . 280進行編碼，并輸出編碼信號Q1至Q1024。然而，當 延遲電路525的延遲量由VSEL501改變時，也必須改變?nèi)绾竺枋龅挠糜阪i存信號271，...， 280的編碼的加權(quán)。在這種情況下，因此加權(quán)編碼器590基于VSEL501改變加權(quán)。在用于鎖 存陣列250的每一級中的觸發(fā)器251，...，260的鎖存信號271，...，280然后通過對應(yīng)于 延遲單元211，...，220的級數(shù)的改變的加權(quán)來被編碼，并且將編碼的鎖存信號輸出為編碼 信號Q1至Q1024。換句話說，加權(quán)編碼器590是通過鎖存信號271至280和VSEL501輸入 的，并且輸出編碼信號Q1至Q1024。
[0101] 接下來描述包括本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的操作。圖9是示出 本實施例的模擬-數(shù)字轉(zhuǎn)換器500的操作的示例的時序圖。這里，（a)表示時鐘信號202， (b)表示當延遲電路525的延遲量相對小時的延遲時鐘信號205，（c)表示當延遲電路525 的延遲量相對中等時的延遲時鐘信號205,和（d)當延遲電路525的延遲量相對大時的延遲 時鐘信號205。
[0102] 在本實施例中，基準電壓203是固定電壓，并且延遲電路525的延遲量能夠通過 VSEL501分別改變至如圖9所示的tdll、tdl2和tdl3。在這種情況下，加權(quán)編碼器590根 據(jù)VSEL501的延遲量輸出與偏移相加的編碼信號Q1至Q1024。例如，當延遲電路525的延 遲量為tdl2時，設(shè)定標準延遲量。在這種情況下，當VSEL501中所示的延遲電路525的延 遲量減小到tdll時，偏移被設(shè)定為正的偏移。然而，當延遲量增加到tdl3時，那么偏移被 設(shè)定為負的偏移。
[0103] 更具體地，當延遲電路525的延遲量為tdl2時，延遲時鐘信號205被假定為在時 間T1被輸入到觸發(fā)器251-260。時鐘信號202在延遲單元215-1到215-64當中傳輸?shù)哪?擬輸入信號201的壓力V0被假定為在1. 4V-1. 6V的范圍內(nèi)。在那時，當延遲電路525的延 遲量減少到tdll時，延遲時鐘信號205在時間ΤΙ-Λ T1被輸入到觸發(fā)器251-260。因此， 在與用于模擬輸入信號201的相同的電壓范圍V0(1.4V-1.6V)中，在時間Τ1-ΛΤ1，時鐘信 號202僅在延遲單元215-1到215-64之前傳輸。換句話說，使延遲電路525的延遲量減少 到tdll，導(dǎo)致模擬輸入信號201的電壓V0,使得在時間ΤΙ-Λ T1時鐘信號202在延遲單元 215-1到215-64當中傳輸，處于例如1.5V至1.7V的范圍內(nèi)（升高0. IV)。就是說，由模 擬-數(shù)字轉(zhuǎn)換器500檢測到的模擬輸入電壓范圍整體向高電壓側(cè)移位。在上面描述的示例 中，模擬輸入電壓范圍移向高電壓側(cè)0. 1伏部分。因此，對于對應(yīng)于模擬輸入電壓范圍升高 的鎖存信號271-280,通過增加處理以基于VSEL501增加與向高電壓側(cè)移位的電壓等效的 碼量，加權(quán)編碼器590生成編碼信號Q1至Q1024。在上面描述的示例中，加權(quán)編碼器590應(yīng) 用處理以基于VSEL501針對鎖存信號271-280增加用作與0. IV等效的碼量的32個碼，并 生成編碼信號Q1至Q1024。
[0104] 以同樣的方式，在時間Τ1+ΛΤ1，增加延遲電路525的延遲量到tdl3,將延遲時鐘 信號205輸入到觸發(fā)器251-260。從而，在與用于模擬輸入信號201的電壓V0相同的電壓范 圍（1.4V至1.6V)內(nèi)，在時間Τ1+ΛΤ1，時鐘信號202首先傳輸?shù)窖舆t單元215-1至215-64。 換句話說，增加延遲電路525的延遲量到tdl3,導(dǎo)致時鐘輸入信號201電壓V0,使得時鐘信 號202在時間Τ1+ΛΤ1例如在1.3V至1.5V的范圍（下降0.1V)內(nèi)在延遲單元215-1至 215-64當中傳輸。就是說，由模擬-數(shù)字轉(zhuǎn)換器500檢測到的模擬輸入電壓范圍整體向低 電壓側(cè)移位。在上面描述的示例中，模擬輸入電壓范圍向低電壓側(cè)移位0. IV部分。因此， 對于對應(yīng)模擬輸入電壓范圍下降的鎖存信號271至280,通過應(yīng)用處理以基于VSEL501減少 與向低電壓側(cè)移位的電壓等效的碼量，加權(quán)編碼器590生成編碼信號Q1至Q1024。在上面 描述的示例中，加權(quán)編碼器590應(yīng)用處理以基于VSEL501針對鎖存信號271至280減少用 作等效于〇. IV的碼量的32個碼，并生成編碼信號Q1至Q1024。
[0105] 基于上面的描述，下面能夠說明關(guān)于本實施例的模擬-數(shù)字轉(zhuǎn)換器500。當延遲電 路525的延遲量設(shè)定為tdl2時，對于模擬-數(shù)字轉(zhuǎn)換具有高位精度的輸入范圍被假定為： Vml2_ Δ Vml2至Vml2+ Λ Vml2。換句話說，在延遲單元215-1至215-64切換的時刻輸入Vml2- Λ Vml2 至Vml2+Δ Vml2作為模擬輸入信號201呈現(xiàn)與延遲時鐘信號205從低電平到高電平的上升等 效的值。換句話說，輸入V ml2-Λ Vml2至Vml2+Λ Vml2作為模擬輸入信號201，在延遲時鐘信號 205的上升時刻將時鐘信號202傳送到延遲單元215-1至215-64。
[0106] 當延遲電路525的延遲量改變到tdll時，只有該部分（Atl = tdl2_tdll)的延 遲量變小，使得延遲時鐘信號205的上升時刻變快了相同的量。從而，延遲單元輸出信號 231至240在比時鐘信號202傳輸?shù)窖舆t單元215-1至215-64的時間更快的時刻鎖存。因 此對于模擬-數(shù)字轉(zhuǎn)換具有高位精度的輸入范圍是諸如與V ml2- Λ Vml2至Vml2+ Λ Vml2相比時 鐘信號202傳輸變得更快的電壓范圍。換句話說，對于模擬-數(shù)字轉(zhuǎn)換的位精度為高的輸 入范圍能夠改變成高電壓范圍。延遲電路525的延遲量被設(shè)定到tdll，模擬輸入信號201 的電壓范圍能夠被設(shè)定為V mll-AVmll至Vmll+AVmll (其中Vmll>Vml2)。該狀態(tài)大體上對應(yīng)于圖 7B。
[0107] 另一方面，當延遲電路525的延遲量改變到tdl3時，只有那部分（Atl = tdl3_tdl2)的延遲量變大，使得延遲時鐘信號205的上升時刻僅延遲那部分。從而，延遲單 元輸出信號231至240在比時鐘信號202傳輸?shù)窖舆t單元215-1至215-64的時間更慢的 時刻鎖存。具有高的位精度的模擬-數(shù)字轉(zhuǎn)換的輸入范圍因此是與V ml2- Λ Vml2至Vml2+ Λ Vml2 相比時鐘信號202的傳輸延遲更大的電壓范圍。換句話說，具有高的位精度的模擬-數(shù)字 轉(zhuǎn)換的輸入范圍能夠改變到低電壓范圍。當延遲電路525的電壓范圍設(shè)定到tdl3時，模擬 輸入信號201的電壓范圍能夠設(shè)定為V ml3_ Λ Vml3至Vml3+ Λ Vml3 (其中Vml3〈Vml2)。該狀態(tài)大體 上對應(yīng)于圖7A。
[0108] 在本實施例中，當延遲電路525的延遲量減少到tdll時，在能夠以高的位精度模 擬-數(shù)字轉(zhuǎn)換的延遲單元215-1至215-64當中傳輸?shù)哪M輸入信號201的電壓VO被設(shè)定 得相對高。因此，當用于模擬輸入信號201的電壓V0的電壓范圍必須以相對高的精度測量 時，VSEL501減少延遲電路525的延遲量。能夠以高的位精度模擬-數(shù)字轉(zhuǎn)換的延遲單元 215-1至215-64的電壓范圍能夠以這種方式設(shè)定得高。
[0109] 然而，當延遲電路525的延遲量增加到tdl3時，在能夠以高的位精度模擬-數(shù)字 轉(zhuǎn)換的延遲單元215-1至215-64當中傳輸?shù)哪M輸入信號201的電壓V0相對低。因此， 當需要以高的精度測量的模擬輸入信號201的電壓V0的電壓范圍相對低時，VSEL501會增 加延遲電路525的延遲量。能夠以高的位精度模擬-數(shù)字轉(zhuǎn)換的延遲單元215-1至215-64 的電壓范圍能夠以這種方式降低。
[0110] 本實施例也能夠呈現(xiàn)與第一實施例相同的效果。而且，如上所述，在本實施例中， 通過增加基準電壓電路延遲量控制信號（VSEL) 501，能夠自由地改變對于模擬-數(shù)字轉(zhuǎn)換 具有高位精度的模擬輸入信號201的輸入范圍。因此模擬-數(shù)字轉(zhuǎn)換器500能夠應(yīng)用到具 有不同類型電壓范圍的模擬輸入信號。
[0111] 第四實施例
[0112] 接下來描述包括本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件。本實施例與第一實 施例的不同點在于，通過不同于第三實施例的方法，用作觸發(fā)器251-260的時鐘輸入的延 遲時鐘信號205的輸出時刻是可變的。在下文下面的描述主要涵蓋不同點。
[0113] 接下來描述包括本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的結(jié)構(gòu)。圖10是示出 本實施例的模擬-數(shù)字轉(zhuǎn)換器600的結(jié)構(gòu)的示例的框圖。在該模擬-數(shù)字轉(zhuǎn)換器600中， 與第一實施例的模擬-數(shù)字轉(zhuǎn)換器200相同的項被賦予相同的附圖標記，并且省略它們的 描述。本實施例包括延遲單元陣列210和編碼器340。
[0114] 編碼器340包括鎖存陣列250、延遲電路625、電源電壓控制電路630和鎖存信號 編碼器341。延遲電路625使時鐘信號202延遲，并將其輸出為延遲時鐘信號205。延遲電 路625被供應(yīng)有基準電壓203作為電源電壓。基準電壓203能夠改變延遲電路625中的時 鐘信號202的延遲量。就是說，延遲電路625利用可變的基準電壓203作為電源，并且是通 過時鐘信號202輸入的，并輸出延遲時鐘信號205。
[0115] 電源電壓控制電路630輸出基準電壓203作為用于延遲電路625的電源電壓。電 源電壓控制電路630通過升高或降低基準電壓203來控制延遲電路625的延遲量。換句 話說，電源電壓控制電路630通過增加或減少基準電壓203來調(diào)整延遲時鐘信號205的輸 出時刻。電源電壓控制電路630進一步輸出示出基準電壓203的值的基準電壓通知信號 601(在下文，描述為VA601)。
[0116] 鎖存信號編碼器341包括加權(quán)編碼器690和二進制轉(zhuǎn)換編碼器300。加權(quán)編碼器 690通過對應(yīng)于延遲單元211，...，220的級數(shù)的加權(quán)，來對用于鎖存陣列250的每一級的 觸發(fā)器251，. . .，260的鎖存信號271，. . . 280進行編碼，并輸出那些編碼信號Q1至Q1024。 然而，當延遲電路625的延遲量由基準電壓203改變時，也必須改變?nèi)绾竺枋龅挠糜阪i存信 號271，...，280的編碼的加權(quán)。因此，在這種情況下加權(quán)編碼器690會基于從電源電壓控 制電路630輸出的VA601改變加權(quán)。在用于鎖存陣列250的每一級中的觸發(fā)器251，...， 260的鎖存信號271，...，280然后通過對應(yīng)于延遲單元211，...，220的級數(shù)的改變的加權(quán) 來被編碼，并且被輸出為編碼信號Q1至Q1024。換句話說，加權(quán)編碼器690是通過鎖存信號 271-280和VA601輸入的，并且輸出編碼信號Q1至Q1024。
[0117] 接下來描述包括本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件。在本實施例的模 擬-數(shù)字轉(zhuǎn)換器600中，假定電源電壓控制電路630能夠?qū)⒒鶞孰妷?03例如改變?yōu)閂refl、 Vref2 和 Vref3(Vrefl>Vref2>Vref3)。當基準電壓 203 為 Vrefl、Vref2 和 Vref3 時，假定 延遲電路625的延遲量分別改變到td21、td22和td23。
[0118] 電源電壓控制電路630將對應(yīng)被輸出的基準電壓203的值的VA601輸出到加權(quán) 編碼器690。根據(jù)VA601，加權(quán)編碼器690輸出與偏移相加的編碼信號Q1至Q1024。如果 VA601例如表示基準電壓203 = Vrefl，則偏移被設(shè)定為正的偏移。另一方面，如果VA601 表示基準電壓203 = Vref3,則偏移被設(shè)定為負的偏移。
[0119] 更具體地，當電源電壓控制電路630設(shè)定基準電壓203為Vref 2并且延遲電路625 的延遲量為td22時，假定延遲時鐘信號在時刻T1輸入到觸發(fā)器251-260。而且，假定時鐘 信號202在延遲單元215-1至215-64當中傳輸?shù)哪M輸入信號201的電壓V0在1. 4V至 1. 6V的范圍內(nèi)。當電源電壓控制電路630將基準電壓203設(shè)定為Vrefl時，延遲電路625 的延遲量被減少到td21 (<td22)。延遲時鐘信號205在時刻ΤΙ-Λ T1以這種方式輸入到觸 發(fā)器251至260。因此，在與模擬輸入信號201的電壓V0相同的電壓范圍（1.4V至1.6V) 中，時鐘信號202僅在時刻ΤΙ- Λ Τ1在延遲單元215-1至215-64之前傳輸。換句話說，當 延遲電路625的延遲量減少到td21時，在時刻Τ1-ΛΤ1，時鐘信號202在延遲單元215-1 至215-64當中傳輸?shù)哪M輸入信號201的電壓V0例如在1.5V至1.7V的范圍內(nèi)（升高 〇. IV)。換句話說，由模擬-數(shù)字轉(zhuǎn)換器600檢測到的模擬輸入電壓范圍被整體向高電壓側(cè) 移位。在上面描述的不例中，模擬輸入電壓范圍向高電壓側(cè)移位0. 1伏部分。對于對應(yīng)于模 擬輸入電壓范圍的上升的鎖存信號271-280,基于VA601，通過應(yīng)用處理以增加與向高電壓 側(cè)移位的電壓等效的碼量，加權(quán)編碼器690由此產(chǎn)生編碼信號Q1至Q1024。在上面描述的 示例中，加權(quán)編碼器690應(yīng)用處理以基于VA601針對鎖存信號271至280增加用作與0. IV 等效的碼量的32個碼，并生成編碼信號Q1至Q1024。
[0120] 以相同的方式，當電源電壓控制電路630將基準電壓203設(shè)定為Vref3時，延遲電 路625的延遲量增加到td23 (>td22)。延遲時鐘信號205在時刻T1+Λ T1被以這種方式輸 入到觸發(fā)器251至260。因此，在時刻Τ1+Λ Τ1，在與作為模擬輸入信號201的電壓V0相 同的電壓范圍（1.4V至1.6V)中，時鐘信號202首先傳輸?shù)窖舆t單元215-1至215-64。換 句話說，當延遲電路625的延遲量增加到td23時，在時刻ΤΙ-Λ Τ1，時鐘信號202在延遲單 元215-1至215-64當中傳輸?shù)哪M輸入信號201的電壓V0例如在1. 3V至1. 5V的范圍內(nèi) (下降0. IV)。就是說，由模擬-數(shù)字轉(zhuǎn)換器600檢測到的模擬輸入電壓范圍被整體向低電 壓側(cè)移位。在上面描述的不例中，模擬輸入電壓范圍向低電壓側(cè)移位0.1伏部分。對于對 應(yīng)于模擬輸入電壓范圍的下降的鎖存信號271至280,基于VA601，通過應(yīng)用處理以減少與 向低電壓側(cè)移位的電壓等效的碼量，加權(quán)編碼器690由此產(chǎn)生編碼信號Q1至Q1024。在上 面描述的示例中，加權(quán)編碼器690應(yīng)用處理以基于VA601針對鎖存信號271至280減少用 作與0. IV等效的碼量的32個碼，并生成編碼信號Q1至Q1024。
[0121] 基于上面的描述，下面能夠說明關(guān)于本實施例的模擬-數(shù)字轉(zhuǎn)換器600。當電源電 壓控制電路630將基準電壓203設(shè)定為Vref2時，假定對于模擬-數(shù)字轉(zhuǎn)換具有高位精度 的輸入范圍為：V m22_ Λ Vm22至Vm22+ Λ Vm22。換句話說，在延遲單元切換的時刻，輸入Vm22_ Λ Vm22 至Vm22+Δ vm22被輸入作為模擬輸入信號201，呈現(xiàn)與延遲時鐘信號205從低電平到高電平的 上升等效的值。換句話說，輸入Vm22- Λ Vm22至Vm22+ Λ Vm22作為模擬輸入信號201，在延遲時鐘 信號205的上升時刻將時鐘信號202傳送到延遲單元215-1至215-64。
[0122] 當電源電壓控制電路630將基準電壓203設(shè)定為Vrefl時，延遲電路625中的延 遲量被減少到td21。延遲時鐘信號205以這種方式在快的時刻從低電平到高電平升高僅該 部分（Λ T2 = td22 - td21)。從而，延遲單元輸出信號231至240在比時鐘信號202傳輸?shù)?延遲單元215-1至215-64更快的時刻被鎖存。因此，對于模擬-數(shù)字轉(zhuǎn)換具有高的位精度 的輸入范圍是諸如與V m22- Λ Vm22至Vm22+ Λ Vm22相比時鐘傳輸變得更快的電壓范圍。換句話 說，對于模擬-數(shù)字轉(zhuǎn)換具有高的位精度的輸入范圍可以改變到高電壓范圍。當基準電壓 203設(shè)定為VREF1時，模擬輸入信號201的電壓范圍能夠設(shè)定為V m21- Λ Vm21至Vm21+ Λ Vm21 (其 中Vm21>Vm22)。該狀態(tài)大體上對應(yīng)于圖7B。
[0123] 另一方面，當電源電壓控制電路630將基準電壓203改變到Vref3時，延遲電路 625中的延遲量增加到td23。延遲時鐘信號205以這種方式在延遲的時刻從低電平到高 電平升高僅該部分（At2 = td22-td21)。從而，延遲單元輸出信號231至240在比時鐘 信號202傳輸?shù)窖舆t單元215-1至215-64更慢的時刻被鎖存。對于模擬-數(shù)字轉(zhuǎn)換具有 高的位精度的輸入范圍是諸如與V m22-Λ Vm22至Vm22+ Λ Vm22相比時鐘傳輸變得更慢的電壓范 圍。換句話說，對于模擬-數(shù)字轉(zhuǎn)換具有高的位精度的輸入范圍能夠改變到低電壓范圍。 當基準電壓203設(shè)定為Vr ef3時，模擬輸入信號201的電壓范圍能夠設(shè)定為Vm23-AVm23至 νπ23+ΔVm23(其中Vm23>Vm22)。該狀態(tài)大體上對應(yīng)于圖7A。
[0124] 在本實施例中，當電源電壓控制電路630將基準電壓203設(shè)定為高，諸如設(shè)定到 Vrefl，以及將延遲電路625的延遲量減少到td21時，在能夠以高的位精度模擬-數(shù)字轉(zhuǎn)換 的延遲單元215-1至215-64當中傳輸?shù)哪M輸入信號201的電壓V0變得相對高。因此， 當必須以高的精度測量的模擬輸入信號201的電壓V0的電壓范圍相對高時，VA601增加基 準電壓203。能夠以這種方式增加能夠以高的位精度模擬-數(shù)字轉(zhuǎn)換的延遲單元215-1至 215-64的電壓范圍。
[0125] 然而，當電源電壓控制電路630將基準電壓203設(shè)定為低，諸如設(shè)定到Vref3,以 及延遲電路625的延遲量增加到td23時，在能夠以高的位精度模擬-數(shù)字轉(zhuǎn)換的延遲單元 215-1至215-64當中傳輸?shù)哪M輸入信號201的電壓V0變得相對低。因此，當必須以高 的精度測量的模擬輸入信號201的電壓V0的電壓范圍相對低時，VA601能夠降低基準電壓 203。能夠以這種方式降低能夠以高的位精度模擬-數(shù)字轉(zhuǎn)換的延遲單元215-1至215-64 的電壓范圍。
[0126] 本實施例也能夠呈現(xiàn)與第一實施例相同的效果。而且，如上所述，在本實施例中， 添加用于增加模擬-數(shù)字轉(zhuǎn)換的位精度的基準電壓通知信號（VA) 601，并且模擬輸入信號 201的輸入范圍能夠自由地改變。因此能夠?qū)⒛M-數(shù)字轉(zhuǎn)換器600應(yīng)用到具有不同類型 的電壓范圍的模擬輸入信號。
[0127] 第五實施例
[0128] 接下來描述包括本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件。本實施例與第一至 第四實施例的不同點在于，應(yīng)用數(shù)字控制電源器件作為第一至第四實施例中任何一個描述 的模擬-數(shù)字轉(zhuǎn)換器。在下文下面的描述主要涵蓋不同點。
[0129] 接下來描述包括本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的結(jié)構(gòu)。圖11是示 出用作本實施例的模擬-數(shù)字轉(zhuǎn)換器928的半導(dǎo)體器件的數(shù)字控制電源器件900的結(jié)構(gòu)的 示例的框圖。用作本實施例的半導(dǎo)體器件的數(shù)字控制電源器件900包括輸出晶體管970、模 擬-數(shù)字轉(zhuǎn)換器928、驅(qū)動電路960和控制電路981。
[0130] 模擬-數(shù)字轉(zhuǎn)換器928是第一實施例的模擬-數(shù)字轉(zhuǎn)換器200、第二實施例的模 數(shù)變換器400、第三實施例的模擬-數(shù)字轉(zhuǎn)換器500和第四實施例的模擬-數(shù)字轉(zhuǎn)換器600 中的任一個。模擬-數(shù)字轉(zhuǎn)換器928被輸入有平滑的輸出電壓902 (模擬輸入信號201)，并 且被輸入有時鐘信號921、基準電壓922和來自控制電路981的控制信號925 (當模擬-數(shù) 字轉(zhuǎn)換器為400、500、600時），并輸出模擬-數(shù)字轉(zhuǎn)換輸出信號923 (206)。
[0131] 控制電路981控制驅(qū)動電路960的操作?？刂齐娐?81輸出PWM信號951以基于 輸出目標值911和模擬-數(shù)字轉(zhuǎn)換器輸出信號923來控制驅(qū)動電路960,并輸出時鐘信號 921、基準電壓922和控制信號925。驅(qū)動電路960輸出驅(qū)動器輸出信號961，以基于從控制 電路981輸出的PWM信號951驅(qū)動耦合到負載1000的輸出晶體管970。
[0132] 輸出晶體管（P0WM0S) 970 -端耦合到DC電源901，另一端耦合到負載1000。輸出 晶體管（P0WM0S)970是通過接通和關(guān)斷調(diào)整驅(qū)動電路960的驅(qū)動器輸出信號961來控制 的，并輸出對應(yīng)于驅(qū)動器輸出信號961的數(shù)字控制電源輸出電壓903。數(shù)字控制電源輸出電 壓903是由電感器971和電容器（電容）972平滑的，并且用作平滑輸出電壓902,和用于模 擬-數(shù)字轉(zhuǎn)換器928 (200、400、500、600)的輸入。
[0133] 控制電路981包含輸出目標值寄存器910和模擬-數(shù)字轉(zhuǎn)換器920、加法器930、 電源控制器940和PWM發(fā)生器950。
[0134] 輸出目標值寄存器910將用于模擬-數(shù)字轉(zhuǎn)換輸出信號923 (模擬-數(shù)字轉(zhuǎn)換輸 出信號206)的輸出目標值911輸出到模擬-數(shù)字控制器920和加法器930。輸出目標值 911是用于平滑輸出電壓902的目標值。
[0135] 模擬-數(shù)字轉(zhuǎn)換器920基于輸出目標值911輸出時鐘信號921 (202)、基準電壓 922 (203)和控制信號925 (DSEL401、VSEL501、VA601)。特別設(shè)定控制信號925使得包括輸 出目標值911的電壓范圍和延遲單元215-216的電壓范圍彼此大體上匹配。
[0136] 加法器930計算兩個量之間的差，并基于輸出目標值911和模擬-數(shù)字轉(zhuǎn)換輸出 信號923(206)輸出該差作為目標值差分信號931。
[0137] 電源控制器940基于諸如PID(比例、積分、導(dǎo)數(shù)）的控制和基于目標值差分信號 931輸出計算的電源控制數(shù)據(jù)941。
[0138] PWM發(fā)生器950基于電源控制數(shù)據(jù)941產(chǎn)生PWM信號，并將其輸出為PWM信號951。
[0139] 數(shù)字控制電源器件可包括在一個半導(dǎo)體芯片內(nèi)的模擬-數(shù)字轉(zhuǎn)換器928和控制電 路981?；蛘?，模擬-數(shù)字轉(zhuǎn)換器928、控制電路981和驅(qū)動電路960可包含在一個半導(dǎo)體 芯片內(nèi)作為控制電路980?？刂齐娐?80和輸出晶體管970可包括在一個半導(dǎo)體芯片中。
[0140] 接下來描述本實施例的數(shù)字控制電源器件的操作。圖12是示出通過本實施例的 數(shù)字控制電源器件的運算處理（操作）的流程圖。
[0141] 外部控制電路例如將每個寄存器和數(shù)字控制電源器件900中的設(shè)定值設(shè)定為初 始狀態(tài)（步驟S901)。接下來控制電路將用于平滑輸出電壓902的目標值設(shè)定為輸出目標 值寄存器910的輸出目標值911 (步驟S902)。接下來模擬-數(shù)字控制器920根據(jù)輸出目標 值911調(diào)節(jié)并輸出控制信號925 (步驟S903)。然而，模擬-數(shù)字轉(zhuǎn)換器928改變控制信號 925。當利用第一實施例的模擬-數(shù)字轉(zhuǎn)換器200時，不使用控制信號925。當使用第二實 施例的模擬-數(shù)字轉(zhuǎn)換器400時，控制信號925是對應(yīng)于DSEL401的信號。當使用第三實 施例的模擬-數(shù)字轉(zhuǎn)換器500時，控制信號925是對應(yīng)于VSEL501的信號。當使用第四實 施例的模擬-數(shù)字轉(zhuǎn)換器600時，控制信號925是對應(yīng)于VA601的信號。
[0142] 模擬-數(shù)字轉(zhuǎn)換器928基于控制信號925調(diào)節(jié)延遲量，并基于由模擬-數(shù)字轉(zhuǎn)換 器920產(chǎn)生的基準電壓922 (203)和時鐘信號921 (202)以及平滑輸出電壓902 (模擬輸入 信號201)來執(zhí)行模擬-數(shù)字轉(zhuǎn)換。模擬-數(shù)字轉(zhuǎn)換器928輸出該模擬-數(shù)字轉(zhuǎn)換的結(jié)果 作為模擬-數(shù)字轉(zhuǎn)換輸出信號923 (206)(步驟S904)。
[0143] 加法器930基于輸出目標值911和模擬-數(shù)字轉(zhuǎn)換輸出信號923得到兩個輸入之 間的編碼的差，并輸出目標值差信號931 (步驟S905)?；谀繕酥挡钚盘?31，通過數(shù)字處 理，諸如通過PID控制和通過數(shù)字濾波器處理，電源控制器940計算由PWM發(fā)生器950產(chǎn)生 的PWM信號的占空比值。然后電源控制器940將那些處理結(jié)果輸出到PWM發(fā)生器950作為 電源控制數(shù)據(jù)941 (步驟S906)。PWM生成器950將電源控制數(shù)據(jù)941中所示的占空比值轉(zhuǎn) 換為PWM波形，并將其作為PWM信號951輸出到驅(qū)動電路960。驅(qū)動電路960生成驅(qū)動器輸 出信號961以基于PWN信號951驅(qū)動用作負載的輸出晶體管970,并將該驅(qū)動輸出信號961 輸出到輸出晶體管970 (步驟S907)。
[0144] 輸出晶體管970輸出對應(yīng)于驅(qū)動器輸出信號961的數(shù)字控制電源輸出電壓 903 (高電平輸出電壓依賴于DC電源901)。由導(dǎo)致平滑輸出電壓902的電感器971和電容 器（電容）972平滑的數(shù)字控制電源輸出電壓903用作輸出電源電壓，和用于模擬-數(shù)字轉(zhuǎn) 換器928的輸入（步驟S908)。
[0145] 接下來，模擬-數(shù)字控制器920決定是否結(jié)束從步驟S904到步驟S908的序列。如 果不結(jié)束該序列（步驟909中為否），則操作返回步驟S904 ;如果結(jié)束該序列（步驟S909 中為是），則終止控制。
[0146] 圖13是示出當利用本實施例的數(shù)字控制電源器件時的平滑輸出電壓的瞬態(tài)特性 的曲線圖。橫軸表示時間，縱軸表示平滑輸出電壓902。圖14是示出利用本實施例的數(shù)字 控制電源器件的模擬-數(shù)字轉(zhuǎn)換器輸出的瞬時特性的曲線圖。橫軸表示時間，縱軸表示模 擬-數(shù)字轉(zhuǎn)換輸出信號923。該圖中的示例示出了模擬-數(shù)字轉(zhuǎn)換輸出信號923的預(yù)期值 為512的情形。
[0147] 在這些圖中，平行于縱軸的線示出了模擬-數(shù)字轉(zhuǎn)換器采樣時段。橫軸上的時間 〇表示最初執(zhí)行的步驟S904。在每個采樣時段重復(fù)執(zhí)行從步驟S904到步驟S908的操作。
[0148] 例如在第二實施例的模擬-數(shù)字轉(zhuǎn)換器400中，在每個采樣時段采樣平滑輸出電 壓902,并執(zhí)行模擬-數(shù)字轉(zhuǎn)換。在第二實施例的模擬-數(shù)字轉(zhuǎn)換器400中，當DSEL401的 延遲量為中等（td2)時，列出延遲單元陣列210中的延遲量的比率，從開始的順序為：256, 128,64,32，1. . . 1(64項），32,64，128,256。當輸入圖13中的平滑輸出電壓902時的模 擬-數(shù)字轉(zhuǎn)換輸出信號923因此會聚到目標值512,同時示出了諸如圖14中所示的轉(zhuǎn)換特 性。在這種情況下，在目標值附近的范圍內(nèi)需要高位精度，然而在所有其它范圍內(nèi)，高位精 度不是這么重要。通過增加目標值附近的范圍內(nèi)的位精度，以及在所有其他范圍內(nèi)將位精 度降低到相對低的量，由此本實施例能夠提高目標值附近的位精度，并且顯著減少了電路 表面積。
[0149] 在本實施例中，相比利用現(xiàn)有技術(shù)的TDC的模擬-數(shù)字轉(zhuǎn)換器，將第一至第四實施 例中任何一個的模擬-數(shù)字轉(zhuǎn)換器應(yīng)用到數(shù)字控制電源器件900允許降低模擬-數(shù)字轉(zhuǎn)換 器本身的表面積大約90%。對于這種大的降低的原因與第一實施例中描述的相同。而且， 將第一至第四實施例中任何一個的模擬-數(shù)字轉(zhuǎn)換器應(yīng)用到數(shù)字控制電源器件900,伴隨 減少模擬-數(shù)字轉(zhuǎn)換器中的元件數(shù)量一起減少功耗，并且允許提升數(shù)字控制電源器件的轉(zhuǎn) 換效率。
[0150] 第六實施例
[0151] 接下來描述包括本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件。本實施例與第一至 第四實施例的不同點在于，第一至第四實施例中任何一個中描述的模擬-數(shù)字轉(zhuǎn)換器可應(yīng) 用到用于無線通信的收發(fā)器器件。在下文中，下面的描述主要涵蓋不同點。
[0152] 接下來描述包括本實施例的模擬-數(shù)字轉(zhuǎn)換器的半導(dǎo)體器件的結(jié)構(gòu)。圖15是示 出用作包含本實施例的模擬-數(shù)字轉(zhuǎn)換器1300的半導(dǎo)體器件的用于無線通信的收發(fā)器器 件1100的結(jié)構(gòu)的示例的框圖。該圖中的示例僅示出了直至接收側(cè)的解調(diào)器的結(jié)構(gòu)。用作 本實施例的半導(dǎo)體器件的用于無線通信的收發(fā)器器件1100包括模擬接收器單元1200、模 擬-數(shù)字轉(zhuǎn)換器1300和解調(diào)器1400。
[0153] 模擬接收器單元1200包括BPF(帶通濾波器）1210、LNA(低噪聲放大器）1220、 MIX(混頻器）1230、PLL(鎖相環(huán)）1240、LPF(低通濾波器）1250和VGA(可變增益放大 器）1260。模擬接收器單元1200處理在天線接收到的無線電（無線）信號，并輸出正側(cè)的 模擬接收信號以及負側(cè)的模擬接收信號。
[0154] 模擬-數(shù)字轉(zhuǎn)換器1300是第一實施例的模擬-數(shù)字轉(zhuǎn)換器200、第二實施例的模 擬-數(shù)字轉(zhuǎn)換器400、第三實施例的模擬-數(shù)字轉(zhuǎn)換器500或者第四實施例的模擬-數(shù)字轉(zhuǎn) 換器600中的任何一個。然而，模擬-數(shù)字轉(zhuǎn)換器1300包括用于正側(cè)和負側(cè)的兩個系統(tǒng)。 正側(cè)模擬-數(shù)字轉(zhuǎn)換器1300執(zhí)行正側(cè)模擬接收信號（模擬輸入信號201)的模擬-數(shù)字 轉(zhuǎn)換，并將正側(cè)模擬-數(shù)字轉(zhuǎn)換輸出信號（206)輸出到解調(diào)器1400。負側(cè)模擬-數(shù)字轉(zhuǎn)換 器1300以同樣的方式執(zhí)行負側(cè)模擬接收信號（模擬輸入信號201)的模擬-數(shù)字轉(zhuǎn)換，并 將這些信號作為負側(cè)模擬-數(shù)字轉(zhuǎn)換輸出信號（206)輸出到解調(diào)器1400。然而，時鐘信號 (202)、基準電壓（203)、控制信號（DSEL401 (模擬-數(shù)字轉(zhuǎn)換器400))、VSEL501 (模擬-數(shù) 字轉(zhuǎn)換器500)和VA601 (模擬-數(shù)字轉(zhuǎn)換器600))例如從圖中未示出的控制電路供應(yīng)。
[0155] 解調(diào)器1400基于正側(cè)模擬-數(shù)字轉(zhuǎn)換輸出信號（206)和負側(cè)模擬-數(shù)字轉(zhuǎn)換輸 出信號（206)解調(diào)接收信號。
[0156] 圖16是示出本實施例的模擬-數(shù)字轉(zhuǎn)換器1300的輸入電壓的時間變化的曲線 圖?？v軸表不模擬輸入信號到模擬-數(shù)字轉(zhuǎn)換器1300的輸入電壓，橫軸表不時間。模擬 接收器單元1200決定從VGA1260輸出的模擬接收信號的輸出范圍。該輸出范圍是對于模 擬-數(shù)字轉(zhuǎn)換器1300中的高位精度所需的電壓范圍。因此以設(shè)定的（調(diào)節(jié)的）該電壓范 圍使用模擬-數(shù)字轉(zhuǎn)換器1300,以覆蓋模擬-數(shù)字轉(zhuǎn)換器1300中具有高位精度的輸入范 圍。在用于模擬接收信號的輸出范圍中需要這種方式的高位精度，然而，在所有其他范圍不 需要這種高位精度。因此本實施例能夠提高模擬接收信號的輸出范圍內(nèi)的位精度，并且在 所有其他的范圍內(nèi)將位精度減少到相對低的量，使得本實施例能夠升高需要的范圍內(nèi)的位 精度且顯著地減少了整體電路表面積。
[0157] 在本實施例中，相比利用現(xiàn)有技術(shù)的TDC的模擬-數(shù)字轉(zhuǎn)換器，將第一至第四實 施例中任何一個的模擬-數(shù)字轉(zhuǎn)換器應(yīng)用到用于無線通信的收發(fā)器器件1100允許減少模 擬-數(shù)字轉(zhuǎn)換器本身的表面積大約90%。對于這種大的減少的原因與第一實施例中描述的 相同。而且，將第一至第四實施例中任何一個的模擬-數(shù)字轉(zhuǎn)換器應(yīng)用到用于無線通信的 收發(fā)器器件1100,伴隨著減少模擬-數(shù)字轉(zhuǎn)換器中的元件數(shù)量一起減少功耗，并且尤其是 對于抑制手持設(shè)備中的電池損耗也是令人滿意的。
[0158] 基于實施例描述了由本發(fā)明人作出的發(fā)明，然而本發(fā)明不受本發(fā)明的實施例的限 制，并且不必說，不脫離本發(fā)明的精神和范圍的任何形式的修改和改寫都是允許的。
【權(quán)利要求】
1. 一種半導(dǎo)體器件，包括： 模擬-數(shù)字轉(zhuǎn)換電路， 其中，所述模擬-數(shù)字轉(zhuǎn)換電路包括： 延遲單元陣列，所述延遲單元陣列包含串聯(lián)耦合的η個延遲單元，所述延遲單元陣列 接收基準時鐘信號，并且利用模擬輸入信號作為每一級中的延遲單元的電源電壓，η是2以 上的自然數(shù)；和 編碼器，所述編碼器對所述延遲單元陣列的每一級中的延遲單元的輸出信號進行編 碼， 其中，所述η個延遲單元包括對于每個延遲單元加權(quán)的延遲量，并且 其中，所述編碼器通過與延遲單元級的級數(shù)相對應(yīng)地加權(quán)，來對所述延遲單元陣列的 每一級中的延遲單元的輸出信號進行編碼。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述編碼器包括： 鎖存陣列，所述鎖存陣列包括η個觸發(fā)器，以響應(yīng)公共延遲時鐘信號來鎖存η個延遲單 兀輸出信號；和 鎖存信號編碼器，所述鎖存信號編碼器通過與延遲單元級的級數(shù)相對應(yīng)地加權(quán)，來對 所述鎖存陣列的每一級中的觸發(fā)器的鎖存信號進行編碼。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件， 其中，所述鎖存信號編碼器包括： 加權(quán)編碼器，所述加權(quán)編碼器輸出通過與延遲單元級的級數(shù)相對應(yīng)地加權(quán)來進行編碼 后的、所述鎖存陣列的每一級中的所述觸發(fā)器的鎖存信號；和 二進制轉(zhuǎn)換編碼器，所述二進制轉(zhuǎn)換編碼器用于執(zhí)行編碼后的信號的二進制轉(zhuǎn)換。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述延遲單元陣列的第一級延遲單元響應(yīng)于對延遲量進行調(diào)整的延遲量控制信 號，來增加或減少所述第一級延遲單元的延遲量，并且 其中，所述編碼器響應(yīng)于所述延遲量控制信號，對于η個延遲單元中的每個，來改變與 延遲單元級的級數(shù)相對應(yīng)的加權(quán)。
5. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件， 其中，能夠改變所述延遲時鐘信號的輸出時刻，并且 其中，所述鎖存信號編碼器響應(yīng)于所述延遲時鐘信號的輸出時刻的改變，對于η個延 遲單元中的每個，來改變與延遲單元級的級數(shù)相對應(yīng)的加權(quán)。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體器件， 其中，所述編碼器進一步包括輸出所述延遲時鐘信號的延遲電路， 其中，所述延遲電路響應(yīng)于對所述延遲時鐘信號的輸出時刻進行調(diào)整的的基準電壓電 路延遲量控制信號，來加速或延遲所述延遲時鐘信號的輸出時刻，并且 其中，所述鎖存信號編碼器響應(yīng)于所述基準電壓電路延遲量控制信號，對于η個延遲 單元中的每個，來改變與延遲單元級的級數(shù)相對應(yīng)的加權(quán)。
7. 根據(jù)權(quán)利要求5所述的半導(dǎo)體器件， 其中，所述編碼器進一步包括： 延遲電路，所述延遲電路輸出延遲時鐘信號；和 電源電壓控制電路，所述電源電壓控制電路將用于對所述延遲時鐘信號的所述輸出時 刻進行調(diào)整的基準電壓，輸出作為所述延遲電路的電源電壓， 其中，所述鎖存信號編碼器響應(yīng)于與所述基準電壓的大小相對應(yīng)的基準電壓通知信 號，對于η個延遲單元中的每個，來改變與延遲單元級的級數(shù)相對應(yīng)的加權(quán)。
8. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，進一步包括： 驅(qū)動電路，所述驅(qū)動電路用于驅(qū)動輸出晶體管；和 控制電路，所述控制電路用于調(diào)整所述驅(qū)動電路， 其中，所述模擬-數(shù)字轉(zhuǎn)換電路利用所述輸出晶體管的輸出電壓來作為模擬輸入信 號，并且輸出數(shù)字輸出信號，并且 其中，所述控制電路基于所述數(shù)字輸出信號和輸出目標值，來輸出用于調(diào)整所述驅(qū)動 電路的控制信號。
9. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，進一步包括： 模擬接收器單元，所述模擬接收器單元用于對在天線處接收到的無線信號進行處理， 并且輸出模擬接收信號；和 解調(diào)器， 其中，所述模擬-數(shù)字轉(zhuǎn)換電路利用所述模擬接收信號來作為模擬輸入信號，并且輸 出數(shù)字輸出信號，并且 其中，所述解調(diào)器解調(diào)所述數(shù)字輸出信號。
10. -種半導(dǎo)體器件的操作方法， 所述半導(dǎo)體器件包括： 模擬-數(shù)字轉(zhuǎn)換電路，所述模擬-數(shù)字轉(zhuǎn)換電路具有： 包含串聯(lián)耦合的η個延遲單元的延遲單元陣列，η為2以上的自然數(shù)；和 編碼器，并且 所述η個延遲單元包含對于每個所述延遲單元加權(quán)的延遲量， 所述半導(dǎo)體器件的操作方法包括以下各步驟： 經(jīng)由延遲單元陣列，輸入基準時鐘信號，并且利用模擬輸入信號來作為每個延遲單元 級的電源電壓；以及 通過與延遲單元級的級數(shù)相對應(yīng)地加權(quán)，經(jīng)由編碼器來對所述延遲單元陣列的每一級 中的延遲單元的輸出信號進行編碼，并且將編碼后的輸出信號輸出作為數(shù)字輸出信號。
11. 根據(jù)權(quán)利要求10所述的半導(dǎo)體器件的操作方法，所述半導(dǎo)體器件進一步包括驅(qū)動 電路和控制電路， 所述操作方法包括以下各步驟： 經(jīng)由所述模擬-數(shù)字轉(zhuǎn)換電路，將輸出晶體管的輸出電壓作為模擬輸入信號來輸入， 并且輸出所述數(shù)字輸出信號； 經(jīng)由所述控制電路，來輸出控制信號，該控制信號用于基于所述數(shù)字輸出信號和輸出 目標值對所述驅(qū)動電路進行控制；以及 通過所述驅(qū)動電路，來驅(qū)動所述輸出晶體管。
12. 根據(jù)權(quán)利要求10所述的半導(dǎo)體器件的操作方法，所述半導(dǎo)體器件進一步包括模擬 接收器單元和解調(diào)器， 所述操作方法包括以下各步驟： 經(jīng)由所述模擬接收器單元，對在天線處接收到的無線信號進行處理，并且輸出模擬接 收信號； 經(jīng)由所述模擬-數(shù)字轉(zhuǎn)換電路，輸入所述模擬接收信號來作為模擬輸入信號，并且輸 出數(shù)字輸出信號；以及 在所述解調(diào)器中，解調(diào)所述數(shù)字輸出信號。
【文檔編號】H03M1/12GK104218951SQ201410236330
【公開日】2014年12月17日 申請日期:2014年5月30日 優(yōu)先權(quán)日:2013年5月30日
【發(fā)明者】川野孝浩 申請人:瑞薩電子株式會社