連續(xù)時間過采樣流水線模擬數(shù)字轉換器的制造方法
【專利摘要】一種轉換器可以包括串聯(lián)連接的多個轉換器級。每個轉換器級都可以接收時鐘信號和模擬輸入信號，并且可以產(chǎn)生模擬輸出信號和數(shù)字輸出信號。每個轉換器級都可以包括產(chǎn)生數(shù)字輸出信號的編碼器、產(chǎn)生重構信號的譯碼器、產(chǎn)生延遲信號的延遲轉換器，以及產(chǎn)生殘余信號的放大器，其中所述延遲信號可以連續(xù)電流信號。
【專利說明】連續(xù)時間過采樣流水線模擬數(shù)字轉換器

【技術領域】
[0001]本申請要求遞交于2013年3月15的序列號為61/791，011的美國臨時申請的優(yōu)先權,該申請的全部內容特此通過弓I用合并于本申請中。

【背景技術】
[0002]模擬數(shù)字轉換器(ADC)在涉及各領域中的信號處理的應用中具有各種用途，例如，用于與圖像、視頻、音頻、數(shù)據(jù)存儲和取回有關的處理。
[0003]典型的ADC可以具有流水線結構，其在多個級中具有多個采樣保持電路或跟蹤保持(T/Η)電路，這使得ADC能夠通過各級對信號進行離散時間處理。隨著ADC在更新的應用中包含更高披露的帶寬要求增加，ADC的采樣率也增加。結果，T/Η電路需要穩(wěn)定的高速度會限制ADC的轉換速度。另外，多個T/Η電路及其時鐘驅動器會占用寶貴的電路空間并且增加功耗。
[0004]因此，對于通過以連續(xù)時間形式執(zhí)行信號處理以在提高性能的同時降低成本和功率要求來減小T/Η電路的改進的ADC存在需求。

【專利附圖】

【附圖說明】
[0005]圖1示出了根據(jù)本公開的實施方案的轉換器的簡化框圖。
[0006]圖2示出了根據(jù)本公開的實施方案的轉換器級的簡化框圖。
[0007]圖3示出了根據(jù)本公開的實施方案的轉換器級的簡化框圖。
[0008]圖4示出了根據(jù)本公開的實施方案的延遲轉換器的簡化框圖。
[0009]圖5示出了根據(jù)本公開的實施方案的轉換器級的放大器的簡化框圖。
[0010]圖6示出了根據(jù)本公開的實施方案的轉換器級的簡化框圖。
[0011]圖7示出了根據(jù)本公開的實施方案的方法。
[0012]圖8A-8D示出了根據(jù)本公開的實施方案的轉換器級的信號圖。

【具體實施方式】
[0013]根據(jù)本發(fā)明的示例性實施方案，一種轉換器可以包括串聯(lián)連接的多個轉換器級。每個轉換器級可以接收時鐘信號和模擬輸入信號，并且可以產(chǎn)生模擬輸出信號和數(shù)字輸出信號。每個轉換器級可以包括產(chǎn)生數(shù)字輸出信號的編碼器、產(chǎn)生重構信號的譯碼器、產(chǎn)生延遲信號的延遲轉換器以及產(chǎn)生殘余信號的放大器，其中延遲信號可以是連續(xù)電流信號。
[0014]根據(jù)本發(fā)明的轉換器可以包括流水線結構的ADC，其中每個轉換器級可以基于模擬輸入信號來產(chǎn)生粗粒度數(shù)字信號。每個轉換器級還可以為流水線中的下一轉換器級產(chǎn)生呈連續(xù)時間信號形式而不是離散時間形式的殘余信號。因此，轉換器可以是具有較低功率且更佳的寬帶性能的改進的ADC設計。
[0015]圖1示出了根據(jù)本公開的實施方案的轉換器100的簡化框圖。
[0016]根據(jù)實施方案，轉換器100可以包括以流水線形式或級聯(lián)構造串聯(lián)連接的多個轉換器級 110.1-110.N。
[0017]每個轉換器級110.1-110.N都可以接收時鐘信號CLK和相應的模擬輸入電壓信號Vtl至V{N_1},并且可以產(chǎn)生相應的模擬電壓輸出信號V1至Vn以及相應的數(shù)字輸出信號Dl〈n-1:0>至DN〈n-l:0>，其中η可以表示每個轉換器級的位分辨率。雖然在圖1中示出了所有的轉換器級都具有用于數(shù)字分辨率的相同的η個位數(shù)，但是轉換器級無需具有用于數(shù)字分辨率的相同的位數(shù)。另外，可以在轉換器中實現(xiàn)多于三個的轉換器級。
[0018]換言之，所有的轉換器級可以接收相同的時鐘信號，但是轉換器級可以經(jīng)由其相應的模擬輸入信號和模擬輸出信號串聯(lián)連接或以級聯(lián)構造連接。每個轉換器級可以產(chǎn)生相應的數(shù)字輸出信號，該數(shù)字輸出信號可以組合以形成轉換器100的總數(shù)字輸出。
[0019]總輸出信號可以基于來自轉換器中的所有轉換器級的所有的數(shù)字輸出信號進行重構，并且可表示為:
[0020]Vin (s) =D1 (s) +H 1 (s) D2 (s) +H 2 (s) D3 (s) +H 3 (s) D4 (s) +H 4 (s) D5 (S) +...
[0021]其中，如果每個轉換器級都相同，Dx(S)是在頻域中轉換器級X處編碼的數(shù)字輸出信號乘以頻域中的一個時鐘的數(shù)字模擬轉換器(DAC)波形(正弦波形，其中sinC(t)=sine(t)/t)并且H(S)是延遲轉換器和放大器的組合傳遞函數(shù)。如果轉換器級傳遞函數(shù)不同，則需要相應地修改等式。
[0022]轉換器100可以是能夠進行寬帶寬操作的連續(xù)時間流水線ADC，帶寬近似為具有1GHz時鐘頻率的500MHz 至1GHz，例如在28nm CMOS制造工藝中制造的轉換器。
[0023]圖2示出了根據(jù)本公開的實施方案的轉換器級200的簡化框圖。
[0024]根據(jù)實施方案，轉換器級200可以包括產(chǎn)生數(shù)字輸出信號的編碼器210、產(chǎn)生重構信號的譯碼器220、產(chǎn)生延遲信號的延遲轉換器230以及產(chǎn)生殘余信號的放大器250，其中延遲信號可以是連續(xù)電流信號。
[0025]級k的轉換器級的模擬輸入信號V{k_1}可以由編碼器210接收，編碼器210利用時鐘信號來產(chǎn)生數(shù)字輸出信號Dk〈n-1:0>。編碼器210可以包括比較器組，比較器將模擬輸入信號V{k_1}與多個預定電壓電平進行比較以獲得用于數(shù)字輸出信號Dk〈n-1:0>的η位。
[0026]譯碼器220可以接收來自同一轉換器級200中的編碼器210的數(shù)字輸出信號Dk〈n-1:0>。譯碼器220可以基于數(shù)字輸出信號Dk〈n_l:0>和時鐘信號CLK來產(chǎn)生重構信號。譯碼器220可以產(chǎn)生作為電流信號的重構信號。任選地，譯碼器220可以包括輸出濾波器(未示出)，其對重構信號進行濾波以減少由于在模擬數(shù)字轉換過程中的頻率鏡像產(chǎn)生的其高頻噪聲中的一些。譯碼器220中的輸出濾波器可以是低通濾波器或帶通濾波器。
[0027]延遲轉換器230可以接收模擬輸入信號V{k_1}并且可以產(chǎn)生延遲信號，延遲信號可以是連續(xù)電流信號。延遲轉換器230可以基于時鐘信號的周期將延遲信號自模擬輸入信號延遲預定時間段。延遲需要與編碼器210和譯碼器220中的延遲匹配，以使得傳播到后續(xù)級的殘余信號幅值最小化。延遲轉換器230可以將延遲信號自模擬輸入信號V{k_1}延遲時鐘信號周期的1.5倍，因為編碼器220和譯碼器230要花費大體I個時鐘周期來重構原始的模擬輸入信號V{k_1}，并且譯碼器230的零階保持響應要花費大約0.5個時鐘周期。延遲轉換器230可以包括電壓電流轉換器，其基于模擬輸入信號V{k_1}的電壓來產(chǎn)生連續(xù)電流信號。
[0028]放大器250可以基于相應的延遲信號和相應的重構信號的電流之差來產(chǎn)生作為模擬輸出信號的殘余信號v{k}。放大器250可以放大相應的殘余信號，以為級聯(lián)中的下一轉換器級提供信號增益。放大器250可以包括有損耗積分器。
[0029]任選地，轉換器級200可以包括減法器240，減法器240從延遲信號中減去重構信號。
[0030]在轉換器中的最后一個轉換器級中，僅需要編碼器210，因為在最后一個轉換器級中不需要其它部件，因為最后一個轉換器級不需要產(chǎn)生殘余信號。
[0031]轉換器級200的低頻電壓增益!^需要恢復由于在轉換器級200中產(chǎn)生殘余信號的信號的減去而減少的電壓擺動。Hf可以將級輸出電壓幅值恢復到與級輸入信號近似相同的電平。一般地，增益Hf可設計成在211-1和2n之間，其中η是編碼器210的位分辨率。這是因為，在單個轉換器級中，編碼器210可以按2η電壓電平將模擬輸入新量化，并且模擬重構信號可具有2η信號電平。因此，當轉換成殘余信號的電壓形式時，模擬輸入信號與重構信號之差應當不大于轉換器級的信號電平的范圍的1/2η。為使得用下一轉換器級中的相似信號電平來感測殘余信號，殘余信號可以放大2114至2n倍。這會使得殘余信號放大而具有與模擬輸入信號相似的電壓擺動范圍。放大殘余信號可允許下一轉換器級以相似的電壓范圍量化殘余信號，并且從而減弱了轉換器對噪聲的敏感性。轉換器級200的增益可通過設計預先設定，或者可以在操作中調整或編程。轉換器級200可以輸出增益值信號(未示出)，以使能在數(shù)字模擬轉換過程中進行總體信號的重構。轉換器級200的低頻增益Hf可以設定基于轉換器級200的位分辨率的值。由于放大器250恢復了殘余電壓電平，所以在級聯(lián)構造中轉換器級的結構相同(或者是阻抗縮放的)。當ADC系統(tǒng)根據(jù)本發(fā)明運行時，最大殘余輸出電壓幅值可以在流水線級的最大輸入電壓幅值的1.5倍之內。
[0032]圖3示出了根據(jù)本公開的特征的轉換器級300的簡化框圖。
[0033]根據(jù)實施方案，轉換器級300可以包括產(chǎn)生數(shù)字輸出信號的編碼器310、產(chǎn)生重構信號的譯碼器320、產(chǎn)生延遲信號的延遲轉換器330以及產(chǎn)生殘余信號的放大器350，其中延遲信號可以是連續(xù)電流信號。
[0034]圖3類似于圖2，并且圖3更詳細地示出了延遲轉換器330。
[0035]延遲轉換器330可以接收兩個信號V_{k_1}和V+{k_1}，它們可以是信號中所包含的正差動信號和負差動信號。延遲轉換器330在兩個分支中的每一個中接收信號V-{k_1}和V+{k_1}中的每一個。第一個分支可以包括串聯(lián)連接的電阻器330.1、延遲器330.3和電阻器330.5。第二分支可以包括串聯(lián)連接的電阻器330.2、延遲器330.4和電阻器330.6。電阻器330.1、延遲器330.3和電阻器330.5需要是阻抗匹配的，以避免信號反射或降級。如果信號源連接到ADC輸入或者第一流水線級具有非零輸出阻抗，則可以調節(jié)或者可以省略電阻器330.1和330.2。類似地，電阻器330.2、延遲器330.4和電阻器330.6需要是阻抗匹配的。另外，第一分支和第二分支需要是阻抗匹配的。延遲器330.3和330.4可以是連續(xù)時間延遲塊，諸如發(fā)射線路延遲塊、級聯(lián)LC網(wǎng)格濾波器、有源RC延遲濾波器或RC、LC、LCR濾波器，并且可實現(xiàn)在集成芯片(IC)上。
[0036]在該構造中，如果正確地調整和匹配，延遲轉換器330可在大多數(shù)頻率范圍內具有優(yōu)良的性能。然而，提供延遲器330.3和330.4會需要專門制造的器件結構，占據(jù)了大量的電路空間。因此，該構造的成本對于大多數(shù)應用而言過高。
[0037]圖4示出了根據(jù)本公開的實施方案的延遲轉換器430的簡化框圖。
[0038]延遲轉換器430示出了可選的設計，其中不是使用延遲器330.3和330.4，多個串聯(lián)連接的濾波器431和432用作延遲器。延遲轉換器430可以包括作為阻抗匹配電阻器的電阻器430.1,430.2,430.5和430.6，以及濾波器431和432，這些元件級聯(lián)連接。濾波器431和432可彼此相同，并且可以使用多于一個的濾波器級。在該構造中附加的濾波器級可以提供更佳的相位匹配性能。
[0039]濾波器431可以包括電感器431.1和431.2以及電容器431.3和431.4。濾波器432可以包括電感器432.1和432.2以及電容器432.3和432.4。每個電感器可以與延遲轉換器430的同一分支中的下一部件串聯(lián)連接。每個電容器可以與另一分支中的下一部件串聯(lián)連接，從而形成交叉構造。濾波器431和432還可稱為網(wǎng)格LC濾波器。
[0040]在該構造中的延遲轉換器430可以提供在低頻范圍內(例如，小于IGHz)的優(yōu)良性能，但是可能不如圖3中的延遲轉換器330那樣理想。然而，延遲轉換器430需要明顯少的電路空間，因為所有的部件能夠容易制造和小型化。
[0041]圖5示出了根據(jù)本公開的實施方案的轉換器級的放大器550的簡化框圖。
[0042]放大器550可以包括運算放大器551、電容器552和555以及電阻器553和554。放大器550可以在轉換器級接收電流信號，并且將電流信號轉換成作為連續(xù)時間電壓信號的殘余信號(圖5中圖示為差動電壓信號V_{k}和V+{k})。
[0043]任選地，放大器550可以包括輸出濾波器559，輸出濾波器可以是低通濾波器或帶通濾波器。輸出濾波器559可以有助于減少輸出電壓信號中的由于模擬數(shù)字轉換過程中的頻率鏡像導致的高頻噪聲中的一些。
[0044]在圖5所示的構造中，放大器550可以具有負信號路徑和正信號路徑。負信號路徑可具有彼此平行且包含在前饋路徑中的電容器552和電阻器553。類似地，正路徑可以具有彼此平行且包括在前饋路徑中的電容器555和電阻器554。該構造可以形成放大器550中的有損耗積分器。
[0045]在操作中，如果放大器550實現(xiàn)在與延遲轉換器330相同的轉換器級中，則轉換器級可以具有表示為如下的增益HLF:
[0046]Hlf=H (O) =Rf/(2RZ)
[0047]其中，Rf是放大器550中的電阻器553和554的電阻值，并且Rz是延遲轉換器330中的電阻器330.1,330.2,330.5和330.6的電阻值。
[0048]圖6示出了根據(jù)本公開的實施方案的轉換器級600的簡化框圖。
[0049]根據(jù)實施方案，轉換器級600可以包括產(chǎn)生數(shù)字輸出信號的編碼器610、產(chǎn)生重構信號的譯碼器620、產(chǎn)生延遲信號的延遲轉換器630以及產(chǎn)生殘余信號的放大器650，其中延遲信號可以是連續(xù)電流信號。
[0050]任選地，轉換器級600可以包括減法器640。
[0051]轉換器級600類似于圖2中的轉換器級200，并且轉換器級600示出了附加的細節(jié)。
[0052]在轉換器級600中，編碼器610可以包括多個編碼器610.1至610.1。多個編碼器610.1至610.1可以并聯(lián)連接，每個都接收相同的模擬輸入信號V{k_1}，但是可以接收來自時鐘總線CLK的不同的時鐘信號，其中不同的時鐘信號交錯或錯開，使得多個編碼器610.1至610.1可通過交錯時鐘信號觸發(fā)以在不同時間執(zhí)行其自身的模擬數(shù)字轉換。優(yōu)選地，交錯或錯開將模擬數(shù)字轉換在時間上非常均勻地分散開。
[0053]相應地，譯碼器620可以包括多個譯碼器620.1至620.1。多個譯碼器620.1至620.1可以接收來自相應的編碼器610.1至610.1的數(shù)字信號以轉換成重構信號，該重構信號可以是模擬電流信號。多個譯碼器620.1至620.1可以并聯(lián)連接，每個都接收來自時鐘總線CLK的不同的時鐘信號，其中不同的時鐘信號交錯或錯開，使得多個譯碼器620.1至620.1可通過交錯的時鐘信號觸發(fā)以在不同時間執(zhí)行其自身的數(shù)字模擬轉換。優(yōu)選地，交錯或錯開將數(shù)字模擬轉換在時間上非常均勻地分散開。
[0054]錯開的輸出信號可以在時間段上彼此重疊。多個編碼器610.1至610.1以及多個譯碼器620.1至620.1的錯開或交錯的次序可以隨時間重定序或混洗以使得錯開或編碼器與譯碼器失配最小化。
[0055]多個交錯或錯開的模擬數(shù)字轉換可以提高總精度并且通過增加樣本數(shù)量來擴展轉換器級以及整個轉換器的有效帶寬。
[0056]可選地，通過例如將單個時鐘信號拆分成多個時鐘信號，不同的時鐘信號可以基于單個輸入時鐘信號在轉換器級600的內部產(chǎn)生，每個時鐘信號都增加了預定的延遲時間。
[0057]來自多個譯碼器620.1至620.1的重構信號可以從來自延遲轉換器630的延遲信號中減去。然而，因為有多個譯碼器620.1至620.1，所以其相應的重構信號會彼此沖突或妨礙。
[0058]如果多個譯碼器620.1至620.1是作為電流信號的同時驅動重構信號，則其信號幅值可能需要縮小，例如，按因數(shù)i縮小。然后，多個譯碼器620.1至620.1可以將作為電流信號的重構信號驅動到同一節(jié)點上。通過將重構信號中的每次按i的變化有效地平均，多個譯碼器620.1至620.1的同時驅動以及縮小驅動會對組合的重構信號產(chǎn)生平滑或濾波效果。
[0059]可選地，多個譯碼器620.1至620.1還可以通過其相應的交錯或錯開的時鐘信號在其輸出上交錯或錯開，使得多個譯碼器620.1至620.1中的僅一個可以在任意既定時間驅動重構信號。多個譯碼器620.1至620.1的交錯或錯開的輸出可趨向于產(chǎn)生更高頻的噪聲，并且可占用附加的電路空間。
[0060]圖7示出了根據(jù)本公開的實施方案的方法700。
[0061]方法700可以包括,在塊710中，編碼器可以基于模擬輸入信號和時鐘信號來產(chǎn)生數(shù)字輸出信號。在塊720中，譯碼器可以基于數(shù)字輸出信號和時鐘信號來產(chǎn)生重構信號。在塊730中，延遲轉換器可以基于模擬輸入信號來產(chǎn)生延遲信號，延遲信號可以是電流信號。在塊740中，放大器可以基于延遲信號和重構信號來產(chǎn)生殘余信號。
[0062]圖8A-8D示出了根據(jù)本公開的實施方案的信號圖。
[0063]圖8A示出了示例性的轉換器級的模擬輸入信號V{k_1}和模擬殘余信號V{k}的電壓信號圖。
[0064]圖SB示出了示例性的轉換器級的模擬輸入信號轉換電流信號I{k_1}、延遲電流信
^Delayed
以及重構電流信號



-^-Reconstructed
的電流信號圖。
[0065]1&_1}可以是從模擬輸入信號V{k_1}轉換的無任何延遲的電流信號。延遲電流信號Irlelayed可以由延遲轉換器產(chǎn)生并且可是信號I{k-1}的延遲變化形式。重構電流信號IEeconstructed由譯碼器產(chǎn)生，譯碼器基于來自編碼器的數(shù)字輸出信號來產(chǎn)生重構電流信號。注意的是，由于編碼器和譯碼器中的延遲，重構電流信號Iftnirted具有自原始模擬輸入信號的延遲。
[0066]圖8C不出了不例性的轉換器級的差動信號-(IDelayed-1Re_stnKted)的電流信號圖。
[0067]差動/[目號-(iDeliiyetrllteamEitrurtHi)也可以是電流?目號，其表不轉換器成電流?目號的延遲原始信號與基于轉換器級的數(shù)字輸出的重構電流信號之間的差。該差別信號可由放大器接收以產(chǎn)生用于轉換器級輸出的模擬殘余信號(圖8中的V{k})。
[0068]圖8D示出了由來自示例性的多級轉換器的總的組合數(shù)字輸出信號重構的模擬信號的信號強度與頻率的曲線圖。圖8D的曲線圖示出了，由總的組合數(shù)字輸出信號重構的模擬信號在大約10MHz的頻率(模擬輸入信號的頻率V{k_1})具有OdB的最大信號強度。雖然更高頻率的噪聲隨著頻率增加而增加，但是自接近10MHz的低頻范圍的關注頻率范圍的噪聲電平相對低，并且這還提供了充足的信號裕度，并且因此表明了本發(fā)明中轉換器的大的精度。
[0069]應理解的是，本公開不限于上述實施方案，并且可以解決存在沖突指定的任何數(shù)量的規(guī)劃和實施方案。
[0070]雖然已經(jīng)結合多個示例性實施方案描述了本公開，但是應當理解所使用的術語是用于描述和示例的術語，而不是限制的術語?？梢栽陔S附權利要求書的范圍內進行改變，如之前所陳述和所修改的，而不偏離本公開方案的范圍和主旨。雖然已結合特定裝置、材料和實施方案描述了公開，本公開不意在局限于所公開的特定細節(jié)，相反本公開要擴展至諸如在隨附權利要求書的范圍內的所有功能上等同的結構、方法和用途。
[0071]雖然計算機可讀介質可描述為單個介質，術語“計算機可讀介質”包括單個介質或多個介質，諸如集中式或分布式數(shù)據(jù)庫和/或存儲一個或多個指令集的關聯(lián)的超高速緩存和服務器。術語“計算機可讀介質”還應包含能夠對指令集進行存儲、編碼或攜載以便由處理器執(zhí)行或者使計算機系統(tǒng)執(zhí)行本文所公開的實施方案中的任一個或多個的任何介質。
[0072]計算機可讀介質可以包括一個或多個非暫態(tài)性計算機可讀介質和/或包括一個或多個暫態(tài)性計算機可讀介質。在特定的非限制性的、示例性的實施方案中，計算機可讀介質可以包括諸如存儲卡的固態(tài)存儲器，或者容納一個或多個非易失性只讀存儲器的其它封裝件。此外，計算機可讀介質可以是隨機存取存儲器或其它易失性可重寫存儲器。另外，計算機可讀介質可以包括磁光介質或光介質，諸如磁盤或磁帶或其它捕獲在傳輸介質傳達的諸如信號的載波信號的其它存儲裝置。因此，視為本公開包含可以在其中存儲數(shù)據(jù)或指令的任何計算機可讀介質或其它等同和后繼的介質。
[0073]雖然本公開描述了可實現(xiàn)為計算機可讀介質中的代碼段的具體實施方案，應理解的是諸如專用集成電路、可編程邏輯陣列和其它硬件裝置的專用硬件實現(xiàn)能夠構造成實現(xiàn)本文所描述的一個或多個實施方案?？梢园ū疚乃U述的各個實施方案的應用可廣泛地包含各種電子和計算機系統(tǒng)。因此，本申請可涵蓋軟件、固件以及硬件或其組合的實現(xiàn)方式。
[0074]本說明書描述了可在參考了特定標準和協(xié)議的特定實施方案中實現(xiàn)的部件和功能，本公開不限于這些標準和協(xié)議。這些標準可定期由具有基本相同功能的更快且更高效的等同的標準和協(xié)議替代。因此，具有相同或相似功能的替代的標準和協(xié)議視為其等同。
[0075]本文所描述的實施方案的說明意在提供各個實施方案的一般性理解。圖示不意在用于對使用本文所描述的結構或方法的裝置和系統(tǒng)的全部元件和特征進行完整描述。在考察本公開之后，許多其它的實施方案對于本領域技術人員而言是顯然的。其它實施方案可以使用且從公開中獲得，使得可以在不偏離本公開的范圍的情況下做出結構和邏輯的替代和變化。另外，圖示僅為了示例，而不是按比例繪制的。圖示內的一些比例可以放大，而其它比例可以最小化。因此，公開內容和附圖應視為示例性的而不是限制性的。
[0076]本公開的一個或多個實施方案可在本文中單獨地和/或統(tǒng)一地稱為術語“公開”，僅是為了方便，而不意在將本申請的范圍自動地限制為任何特定公開或創(chuàng)造性構思。而且，雖然本文已經(jīng)圖示和說明了具體的實施方案，應理解的是設計成實現(xiàn)相同或相似目的的任何后續(xù)布置可替代圖示的具體實施方案。本公開意在涵蓋各個實施方案的任何以及所有的后續(xù)改進或變化。在考察說明書之后，上述實施方案以及本文未特別描述的其它實施方案的組合將對于本領域技術人員而言是顯而易見的。
[0077]另外，在前面的詳細說明中，為使公開順暢的目的，可以將各種特征組合在一起或者在單個實施方案中對各個特征進行描述。本公開不應解釋為反映了權利要求的實施方案需要比每個權利要求中明確記述的更多的特征的意圖。相反，如下面的權利要求書所反映的，發(fā)明主題可涉及任何所公開的實施方案中的少于全部特征。因此，下面的權利要求書合并到詳細說明中，每個權利要求獨立地限定單獨進行權利要求的主題。
[0078]上文公開的主題應視為示例性的，而非限制性的，并且隨附的權利要求書意在涵蓋落在本公開的真正精神和范圍內的所有這樣的修改、提高和其它實施方案。因此，在法律所允許的最大范圍內，本公開的范圍由下面權利要求及其等同內容的所許可的最寬泛解釋來確定，而不應受前面的詳細說明限制或限定。
【權利要求】
1.轉換器，包括: 串聯(lián)連接的多個轉換器級， 其中每個轉換器級接收時鐘信號和相應的模擬輸入信號，并且產(chǎn)生相應的模擬輸出信號和相應的數(shù)字輸出信號； 所述多個轉換器級中的每一個都包括: 編碼器，其基于所述相應的模擬輸入信號和所述時鐘信號來產(chǎn)生所述相應的數(shù)字輸出信號; 譯碼器，其基于所述相應的數(shù)字輸出信號和所述時鐘信號來產(chǎn)生相應的重構信號； 延遲轉換器，其基于所述相應的模擬輸入信號來產(chǎn)生相應的延遲信號； 放大器，其基于所述相應的延遲信號和所述相應的重構信號來產(chǎn)生相應的殘余信號， 其中所述譯碼器的所述相應的延遲信號和所述重構信號包括連續(xù)電流信號。
2.根據(jù)權利要求1所述的轉換器，其中所述相應的數(shù)字輸出信號組合以形成所述轉換器的數(shù)字輸出。
3.根據(jù)權利要求1所述的轉換器，其中基于所述時鐘信號的周期將所述相應的延遲信號自所述相應的模擬輸入信號延遲預定時間段。
4.根據(jù)權利要 求1所述的轉換器，其中所述相應的延遲信號自所述相應的模擬輸入信號延遲所述時鐘信號的周期的1.5倍。
5.根據(jù)權利要求1所述的轉換器，其中所述延遲轉換器基于所述相應的模擬輸入信號的電壓來產(chǎn)生所述連續(xù)電流信號。
6.根據(jù)權利要求1所述的轉換器，其中所述放大器基于所述相應的延遲信號和所述相應的重構信號的電流之差來產(chǎn)生所述相應的殘余信號。
7.根據(jù)權利要求1所述的轉換器，其中所述放大器利用基于相應的編碼器的位分辨率設定的增益來放大所述相應的殘余信號。
8.根據(jù)權利要求1所述的轉換器，其中所述放大器對所述相應的殘余信號進行濾波。
9.根據(jù)權利要求1所述的轉換器，其中所述相應的殘余信號是電壓信號。
10.根據(jù)權利要求1所述的轉換器，其中每個所述轉換器級輸出增益信號。
11.一種方法，包括: 通過編碼器基于模擬輸入信號和時鐘信號來產(chǎn)生數(shù)字輸出信號； 通過譯碼器基于所述數(shù)字輸出信號和所述時鐘信號來產(chǎn)生重構信號； 通過延遲轉換器基于所述模擬輸入信號來產(chǎn)生延遲信號； 通過放大器基于所述延遲信號和所述重構信號來產(chǎn)生殘余信號， 其中所述譯碼器的所述延遲信號和所述重構信號包括連續(xù)電流信號。
12.根據(jù)權利要求11所述的方法，其中所述殘余信號進一步轉換成數(shù)字信號。
13.根據(jù)權利要求11所述的方法，其中基于所述時鐘信號的周期將所述延遲信號自所述模擬輸入信號延遲預定時間段。
14.根據(jù)權利要求11所述的方法，其中所述延遲信號自所述模擬輸入信號延遲所述時鐘信號的周期的1.5倍。
15.根據(jù)權利要求11所述的方法，其中所述延遲轉換器基于所述模擬輸入信號的電壓來產(chǎn)生所述連續(xù)電流信號。
16.根據(jù)權利要求11所述的方法，其中所述放大器基于所述延遲信號與所述重構信號的電流之差來產(chǎn)生所述殘余信號。
17.根據(jù)權利要求11所述的方法，其中所述放大器利用基于所述編碼器的位分辨率設定的增益來放大所述殘余信號。
18.根據(jù)權利要求11所述的方法，其中所述放大器對所述相應的殘余信號進行濾波。
19.根據(jù)權利要求11所述的方法，其中所述相應的殘余信號是電壓信號。
20.根據(jù)權利 要求11所述的方法，其中每個所述轉換器級都輸出增益信號。
【文檔編號】H03M1/12GK104052482SQ201410095239
【公開日】2014年9月17日 申請日期:2014年3月14日 優(yōu)先權日:2013年3月15日
【發(fā)明者】H·施巴塔 申請人:亞德諾半導體技術公司