低密度奇偶性檢驗(yàn)(ldpc)解碼器中的對數(shù)似然比(llr)阻尼的制作方法
【專利摘要】本發(fā)明揭示了低密度奇偶性檢驗(yàn)（LDPC）解碼器中的對數(shù)似然比（LLR）阻尼。所描述的實(shí)施例提供讀取存儲在介質(zhì)中的數(shù)據(jù)的介質(zhì)控制器。介質(zhì)控制器確定來自介質(zhì)的縮短的代碼字的每一個(gè)比特的值。縮短的代碼字包括完全代碼字的多個(gè)非縮短的比特，其中，完全代碼字包括多個(gè)非縮短的比特和一個(gè)或多個(gè)縮短的比特?？s短的比特對應(yīng)于在縮短的代碼字中未使用的比特。介質(zhì)控制器將縮短的代碼字的每一個(gè)比特的確定的值轉(zhuǎn)換為第一組對數(shù)似然比（LLR）值。使用縮短的代碼字的第一組LLR值，來解碼完全代碼字。介質(zhì)控制器阻尼對應(yīng)于代碼字的非縮短的比特的一個(gè)或多個(gè)LLR值，以產(chǎn)生第二組LLR值，并解碼第二組LLR值。
【專利說明】低密度奇偶性檢驗(yàn)（LDPC)解碼器中的對數(shù)似然比（LLR)阻 尼
[0001] 對相關(guān)申請的交叉引用
[0002] 本申請要求2012年11月21日提出的美國臨時(shí)專利申請61/729, 178的 申請日期: 的權(quán)益，在此引用該申請的全部內(nèi)容作為參考。
[0003] 本申請的主題涉及2012年5月4日提交的美國專利申請13/464, 433和2012年 8月4日提交的13/567, 025,在此引用該申請的全部內(nèi)容作為參考。

【背景技術(shù)】
[0004] 閃存是非易失性存儲器（NVM)，這是特定類型的電可擦可編程只讀存儲器 (EEPR0M)。一種通常使用的類型的閃存技術(shù)是NAND閃存。NAND閃存每個(gè)單元需要小的芯 片面積，通常被分成一個(gè)或多個(gè)存儲體或平面。每一個(gè)存儲體都被分成多個(gè)塊；每一個(gè)塊都 被分成多個(gè)頁面。每一個(gè)頁面都包括用于存儲用戶數(shù)據(jù)、糾錯(cuò)碼（ECC)信息或兩者的若干 個(gè)字節(jié)。
[0005] 對于NAND設(shè)備，有三個(gè)基本操作：讀取、寫入和擦除。一頁一頁地執(zhí)行讀和寫操 作。頁面大小一般是2N字節(jié)的用戶數(shù)據(jù)(加上用于ECC信息的額外的字節(jié))，其中，N是整 數(shù)，每個(gè)頁面有典型的用戶數(shù)據(jù)頁面大小，例如，2, 048字節(jié)（2KB)，4, 096字節(jié)（4KB)，8, 192 字節(jié)（8KB)或更多。"讀取單位"是可以從NVM中讀取并由ECC校正的數(shù)據(jù)以及對應(yīng)的ECC 信息的最小的量，并通常可以在4K比特和32K比特之間（例如，每個(gè)頁面，一般有整數(shù)的讀 取單位。頁面通常以塊排列，逐塊地執(zhí)行擦除操作。典型的塊大小是，例如，每塊有64、128 或更多個(gè)頁面。頁面必須按順序?qū)懭耄ǔ膲K內(nèi)的低位地址到高位地址。直到塊被擦除 之前，不能重寫較低的地址。與每一個(gè)頁面相關(guān)聯(lián)的還有備用區(qū)(通常，100 - 640字節(jié))，一 般用于存儲ECC信息和/或用于存儲器管理的其他元數(shù)據(jù)。ECC信息一般用于檢測并糾 正存儲在頁面中的用戶數(shù)據(jù)中的錯(cuò)誤，元數(shù)據(jù)可以用于在邏輯地址和物理地址之間進(jìn)行映 射。在帶有多個(gè)存儲體的NAND閃存芯片中，可以支持允許來自每一個(gè)存儲體的頁面被基本 上并行地訪問的多存儲體操作。
[0006] NAND閃存在由浮動(dòng)?xùn)啪w管制成的存儲器單元的陣列中存儲信息。在沒有外部電 源的情況下，這些晶體管能在大約幾個(gè)月或幾年的長的時(shí)間段內(nèi)保留它們的電壓電平，也 簡稱為電荷。在單級別單元（SLC)閃存中，每一個(gè)單元都存儲一個(gè)比特的信息。在多級別 單元(MLC)閃存中，通過在施加于其單元的浮動(dòng)?xùn)诺碾姾傻亩鄠€(gè)級別之間選擇，每一個(gè)單元 都可以存儲一個(gè)以上的比特。MLC NAND閃存每個(gè)單元都使用多個(gè)電壓電平，帶有串行鏈接 的晶體管布局，以使用相同數(shù)量的晶體管存儲更多比特。如此，分別地考慮，每一個(gè)單元都 具有對應(yīng)于正在被存儲在單元中的邏輯比特值的特定存儲的(編程的）電荷，基于每一個(gè)單 元的一個(gè)或多個(gè)閾值電壓，讀取單元。
[0007] 盡管理想地，NVM中的所有單元都將具有相同閾值電壓，但是，在實(shí)踐中，閾值電壓 跨在形狀上類似于高斯概率曲線的"閾值電壓分布"中的單元而不同。跨大量的單元(例如， 讀取單位或頁面）考慮，有與每個(gè)單元的狀態(tài)數(shù)量相同的閾值電壓分布(例如，高斯概率曲 線）（例如，每個(gè)單元，2b個(gè)分布，其中，b是比特的數(shù)量)。如此，對于SLC閃存，有兩種狀態(tài) (0或1 )，如此，每個(gè)單元，兩個(gè)閾值電壓分布(一個(gè)是對于零的，另一個(gè)是對于1的)，以及單 一讀取閾值電壓。大多數(shù)MLC NAND閃存每個(gè)單元使用四個(gè)可能的狀態(tài)，如此，每個(gè)單元，可 以存儲兩比特信息。如此，對于MLC閃存，有四種狀態(tài)(例如，00，01，10，11 )，如此，四個(gè)閾值 電壓分布以及三個(gè)讀取閾值。
[0008] 增大每個(gè)單元的比特?cái)?shù)量導(dǎo)致單元與單元干擾以及保留噪聲(例如，存儲的電荷 中的漂移，諸如由于泄漏）變得更嚴(yán)重，這降低了分離每一個(gè)電壓電平的電壓余量的量，提 高讀取錯(cuò)誤的似然率，如此，提高系統(tǒng)的錯(cuò)碼率（BER)。進(jìn)一步地，每一個(gè)單元的閾值電壓分 布會在NVM的操作時(shí)間內(nèi)變化，例如，由于讀取干擾、寫入干擾、保留丟失、單元老化以及過 程、電壓以及溫度（PVT)變化，也會增大BER。當(dāng)在從NVM中讀取的讀取單位中遇到比特錯(cuò) 誤時(shí)，系統(tǒng)(例如，耦合到NVM的控制器）可以以讀取閾值的不同的電壓值重新讀取"讀取單 位"，以嘗試定位是硬解碼可校正的讀取單位的樣本。進(jìn)一步地，可以提高軟件復(fù)雜性，以補(bǔ) 償較大的BER，例如，通過使用糾錯(cuò)碼（ECC)，諸如Bose-Chaudhuri-Hocquenghem(BCH)和低 密度奇偶性檢驗(yàn)（LDPC)。
[0009] 隨著存儲器設(shè)備變小，每個(gè)單元的級別數(shù)量增多，需要更強(qiáng)大的ECC。例如，通過縮 小BCH碼的編碼率，來提高ECC，然而，縮小編碼率會降低NVM的存儲容量。與BCH碼不同， LDPC代碼允許軟判斷解碼，其中，除估計(jì)每一個(gè)比特值("硬解碼")之外，解碼器也估計(jì)每一 個(gè)比特的可靠性("軟判斷解碼")。為使LDPC代碼比BCH碼好，需要對每一個(gè)比特的可靠性 的改善的估計(jì)。


【發(fā)明內(nèi)容】

[0010] 提供本
【發(fā)明內(nèi)容】
是為了以精簡的形式介紹將在以下詳細(xì)描述中進(jìn)一步描述的一 些概念。本
【發(fā)明內(nèi)容】
并不旨在標(biāo)識所要求保護(hù)的主題的關(guān)鍵特征或必要特征，也不旨在用 于限制所要求保護(hù)的主題的范圍。
[0011] 所描述的實(shí)施例提供讀取存儲在介質(zhì)中的數(shù)據(jù)的介質(zhì)控制器。介質(zhì)控制器確定來 自介質(zhì)的縮短的代碼字的每一個(gè)比特的值?？s短的代碼字包括完全代碼字的多個(gè)非縮短的 比特，其中，完全代碼字包括多個(gè)非縮短的比特和一個(gè)或多個(gè)縮短的比特?？s短的比特對應(yīng) 于在縮短的代碼字中未使用的比特。介質(zhì)控制器將縮短的代碼字的每一個(gè)比特的確定的值 轉(zhuǎn)換為第一組對數(shù)似然比（LLR)值。使用縮短的代碼字的第一組LLR值，來解碼完全代碼 字。介質(zhì)控制器阻尼對應(yīng)于代碼字的非縮短的比特的一個(gè)或多個(gè)LLR值，以產(chǎn)生第二組LLR 值，并解碼第二組LLR值。

【專利附圖】

【附圖說明】
[0012] 通過下面的詳細(xì)描述，所附的權(quán)利要求，以及附圖，所描述的實(shí)施例的其他方面、 特點(diǎn)、以及優(yōu)點(diǎn)將變得更加完全顯而易見，在附圖中，類似的參考編號標(biāo)識類似或相同的元 素。
[0013] 圖1示出了根據(jù)示例性實(shí)施例的閃存存儲系統(tǒng)的框圖；
[0014] 圖2示出了單一標(biāo)準(zhǔn)閃存單元的示例性功能框圖；
[0015] 圖3示出了根據(jù)示例性實(shí)施例的示例性NAND MLC閃存單元；
[0016] 圖4示出了在某時(shí)間段內(nèi)圖3的MLC NAND閃存單元中的狀態(tài)比特值的電壓分布 的變化的示例性圖示；
[0017] 圖5A示出了在初始時(shí)間圖3的MLC NAND閃存單元的閾值電壓概率分布的示例性 圖示；
[0018] 圖5B示出了在稍后的時(shí)間圖3的MLC NAND閃存單元的移動(dòng)的閾值電壓概率分布 的示例性圖示；
[0019] 圖6A示出了存儲在圖1的存儲介質(zhì)上的示例性非縮短的代碼字；
[0020] 圖6B示出了存儲在圖1的存儲介質(zhì)上的示例性非縮短的代碼字；
[0021] 圖7示出了圖6B的縮短的代碼字的示例性阻尼的版本；
[0022] 圖8示出了根據(jù)示例性實(shí)施例的圖1的閃存存儲系統(tǒng)的示例性LDPC解碼算法的 流程圖；以及
[0023] 圖9示出了根據(jù)圖8的LDPC解碼算法在有和沒有阻尼的情況下信噪比上的無法 糾正的比特錯(cuò)誤的誤碼平臺的示例性圖表。

【具體實(shí)施方式】
[0024] 所描述的實(shí)施例提供讀取存儲在介質(zhì)中的數(shù)據(jù)的介質(zhì)控制器。介質(zhì)控制器確定來 自介質(zhì)的縮短的代碼字的每一個(gè)比特的值。縮短的代碼字包括完全代碼字的多個(gè)非縮短的 比特，其中，完全代碼字包括多個(gè)非縮短的比特和一個(gè)或多個(gè)縮短的比特?？s短的比特對應(yīng) 于在縮短的代碼字中未使用的比特。介質(zhì)控制器將縮短的代碼字的每一個(gè)比特的確定的值 轉(zhuǎn)換為第一組對數(shù)似然比（LLR)值。使用縮短的代碼字的第一組LLR值，來解碼完全代碼 字。介質(zhì)控制器阻尼對應(yīng)于代碼字的非縮短的比特的一個(gè)或多個(gè)LLR值，以產(chǎn)生第二組LLR 值，并解碼第二組LLR值。
[0025] 表1定義了為有助于理解所描述的實(shí)施例在整個(gè)本規(guī)范中使用的縮寫詞列表：
[0026]

【權(quán)利要求】
1. 一種由控制器從存儲介質(zhì)和通信信道中的至少一個(gè)中讀取數(shù)據(jù)的方法，所述方法包 括： 確定所讀取的數(shù)據(jù)的縮短的代碼字的每一個(gè)比特的值，其中，所述縮短的代碼字包括 完全代碼字的多個(gè)非縮短的比特，所述完全代碼字包括所述多個(gè)非縮短的比特和一個(gè)或多 個(gè)縮短的比特，所述縮短的比特對應(yīng)于所述縮短的代碼字中的未使用的比特； 將所述縮短的代碼字的每一個(gè)比特的所確定的值轉(zhuǎn)換為第一組對數(shù)似然比（LLR)值； 使用所述縮短的代碼字的所述第一組LLR值來解碼所述完全代碼字； 阻尼所述第一組LLR值的一個(gè)或多個(gè)LLR值，所述一個(gè)或多個(gè)LLR值對應(yīng)于所述代碼 字的非縮短的比特以產(chǎn)生第二組LLR值；以及 解碼所述第二組LLR值。
2. 如權(quán)利要求1所述的方法，其特征在于，阻尼一個(gè)或多個(gè)LLR值的步驟只有在所述第 一組LLR值的所述解碼沒有成功地恢復(fù)對應(yīng)于所述縮短的代碼字的數(shù)據(jù)的情況下才被執(zhí) 行。
3. 如權(quán)利要求1所述的方法，其特征在于，阻尼一個(gè)或多個(gè)LLR值的步驟包括下列各項(xiàng) 中的一項(xiàng)： 將對應(yīng)于所述縮短的代碼字的縮短的比特的一個(gè)或多個(gè)LLR值設(shè)置為相關(guān)聯(lián)的最大 LLR大?。? 使所述第一組LLR值的所述LLR值中的一個(gè)或多個(gè)的大小減小預(yù)定的量；以及 使所述第一組LLR值的所述LLR值中的一個(gè)或多個(gè)的大小縮放預(yù)定的縮放因子。
4. 如權(quán)利要求1所述的方法，還包括： 在解碼所述縮短的代碼字的所述第一組LLR值之前，阻尼所述第一組LLR值的一個(gè)或 多個(gè)LLR值。
5. 如權(quán)利要求1所述的方法，還包括： 如果所述解碼沒有成功地從所述第二組LLR值中恢復(fù)出對應(yīng)于所述縮短的代碼字的 數(shù)據(jù)： 阻尼所述第二組LLR值的一個(gè)或多個(gè)LLR值，所述一個(gè)或多個(gè)LLR值對應(yīng)于所述代碼 字的非縮短的比特以產(chǎn)生第三組LLR值；以及 解碼所述第三組LLR值。
6. 如權(quán)利要求5所述的方法，其特征在于： 通過使所述第一組LLR值的所述LLR值中的一個(gè)或多個(gè)的大小減小第一預(yù)定的量，來 執(zhí)行所述第一組LLR值的所述阻尼；以及 通過使所述第二組LLR值的所述LLR值中的一個(gè)或多個(gè)的大小減小第二預(yù)定的量，來 執(zhí)行所述第二組LLR值的所述阻尼。
7. 如權(quán)利要求5所述的方法，其特征在于： 通過使所述第一組LLR值的所述LLR值中的一個(gè)或多個(gè)的大小縮放第一縮放因子，來 執(zhí)行所述第一組LLR值的所述阻尼；以及 通過使所述第二組LLR值的所述LLR值中的一個(gè)或多個(gè)的大小縮放第二縮放因子，來 執(zhí)行所述第二組LLR值的所述阻尼。
8. 如權(quán)利要求1所述的方法，其特征在于，所確定的值是二進(jìn)制數(shù)據(jù)或模擬電壓電平 中的至少一個(gè)，其中，將所述縮短的代碼字的每一個(gè)比特的所確定的值轉(zhuǎn)換為第一組對數(shù) 似然比（LLR)值的步驟是使用第一閾值級別來執(zhí)行的，所述方法還包括： 如果達(dá)到阻尼操作的閾值數(shù)： 判斷是否達(dá)到所述控制器的讀取重試限制； 如果沒有達(dá)到所述讀取重試限制： 從所述存儲介質(zhì)中重新讀取所述縮短的代碼字的每一個(gè)比特的值」 使用一個(gè)或多個(gè)隨后的閾值級別，將所述縮短的代碼字的每一個(gè)比特的所確定的值轉(zhuǎn) 換為隨后的一組對數(shù)似然比（LLR)值； 使用所述隨后的一組LLR值，重新執(zhí)行阻尼和解碼的步驟。
9. 如權(quán)利要求8所述的方法，還包括： 如果達(dá)到所述讀取重試限制： 對所述一組LLR值執(zhí)行進(jìn)一步的數(shù)據(jù)恢復(fù)。
10. 如權(quán)利要求9所述的方法，其特征在于： 所述解碼的步驟是低密度奇偶校驗(yàn)（LDPC)解碼；以及 所述進(jìn)一步的數(shù)據(jù)恢復(fù)是下列各項(xiàng)中的至少一項(xiàng)：數(shù)字信號處理（DSP)和獨(dú)立磁盤的 冗余陣列（RAID)數(shù)據(jù)恢復(fù)。
【文檔編號】H03M13/11GK104283570SQ201410054740
【公開日】2015年1月14日 申請日期:2014年2月18日 優(yōu)先權(quán)日:2013年7月3日
【發(fā)明者】E·T·科恩, E·F·哈拉特施, A-H·S·埃侯賽因 申請人:Lsi公司