技術(shù)特征：
1.一種數(shù)字-模擬D/A轉(zhuǎn)換器，所述D/A轉(zhuǎn)換器根據(jù)數(shù)字輸入信號(hào)生成模擬信號(hào)，所述D/A轉(zhuǎn)換器包括：多個(gè)第一電阻器，其串聯(lián)耦接在第一輸出端子與第二輸出端子之間，從所述第二輸出端子輸出所述模擬信號(hào)，所述第一電阻器具有相同的電阻；多個(gè)第二電阻器，其包括分別耦接到所述多個(gè)第一電阻器的第一端子，并且每個(gè)第二電阻器的電阻為所述第一電阻器的電阻的兩倍，所述第一輸出端子耦接到所述多個(gè)第二電阻器中的一個(gè)第二電阻器的第一端子；多個(gè)第一開(kāi)關(guān)電路，其分別耦接到所述多個(gè)第二電阻器的第二端子；第三電阻器，所述第三電阻器的電阻為所述第一電阻器的電阻的兩倍并且包括第一端子，所述第三電阻器的第一端子耦接到除耦接到所述第一輸出端子的一個(gè)第二電阻器以外的第二電阻器中的一個(gè)的第一端子；第二開(kāi)關(guān)電路，其包括耦接到所述第三電阻器的第二端子的第一端子和耦接到第一導(dǎo)線的第二端子；以及控制電路，其耦接到所述第一開(kāi)關(guān)電路和所述第二開(kāi)關(guān)電路，并且被配置為根據(jù)所述數(shù)字輸入信號(hào)生成用于控制所述第一開(kāi)關(guān)電路的第一信號(hào)和用于控制所述第二開(kāi)關(guān)電路的第二信號(hào)，其中，控制所述多個(gè)第一開(kāi)關(guān)電路中的耦接至如下第二電阻器的一個(gè)或更多個(gè)第一開(kāi)關(guān)電路，而將設(shè)置于所述一個(gè)或更多個(gè)第一開(kāi)關(guān)電路與對(duì)應(yīng)的第二電阻器之間的連接節(jié)點(diǎn)的狀態(tài)設(shè)置為第一電壓、不同于所述第一電壓的第二電壓以及高阻抗中的任一種，該第二電阻器耦接至所述第一輸出端子與位于兩個(gè)相鄰的第一電阻器之間的連接節(jié)點(diǎn)之間的節(jié)點(diǎn)，且所述第三電阻器的第一端子耦接至該第二電阻器。2.根據(jù)權(quán)利要求1所述的D/A轉(zhuǎn)換器，其中每個(gè)第一開(kāi)關(guān)電路包括：第一晶體管，其耦接在位于所述第一開(kāi)關(guān)電路和對(duì)應(yīng)的第二電阻器之間的連接節(jié)點(diǎn)與具有所述第一電壓的低電壓節(jié)點(diǎn)之間；以及第二晶體管，其耦接在位于所述第一開(kāi)關(guān)電路和對(duì)應(yīng)的第二電阻器之間的連接節(jié)點(diǎn)與具有所述第二電壓的高電壓節(jié)點(diǎn)之間，并且其中每個(gè)第一開(kāi)關(guān)電路根據(jù)所述第一信號(hào)向位于所述第一開(kāi)關(guān)電路和對(duì)應(yīng)的第二電阻器之間的連接節(jié)點(diǎn)輸出所述第一電壓或所述第二電壓。3.根據(jù)權(quán)利要求1或2所述的D/A轉(zhuǎn)換器，其中所述控制電路使所述第二開(kāi)關(guān)電路接通，并且使所述第一開(kāi)關(guān)電路中的每一個(gè)為所述高阻抗，所述第一開(kāi)關(guān)電路中的每一個(gè)耦接到與如下第一電阻器的連接節(jié)點(diǎn)耦接的第二電阻器：該第一電阻器設(shè)置在所述第三電阻器和接通的所述第二電阻器之間的連接節(jié)點(diǎn)的第一輸出端子側(cè)。4.根據(jù)權(quán)利要求3所述的D/A轉(zhuǎn)換器，其中所述控制電路使耦接到多個(gè)所述第三電阻器的多個(gè)所述第二開(kāi)關(guān)電路中的任一個(gè)接通。5.根據(jù)權(quán)利要求1或2所述的D/A轉(zhuǎn)換器，還包括：第四電阻器，其包括耦接到所述第一輸出端子的第一端子，并且所述第四電阻器的電阻為所述第一電阻器的電阻的兩倍；以及第三開(kāi)關(guān)電路，其包括耦接到所述第四電阻器的第二端子的第一端子和耦接到所述第一導(dǎo)線的第二端子，其中所述控制電路根據(jù)所述數(shù)字輸入信號(hào)生成用于控制所述第三開(kāi)關(guān)電路的第三信號(hào)。6.根據(jù)權(quán)利要求5所述的D/A轉(zhuǎn)換器，其中，當(dāng)所述數(shù)字輸入信號(hào)表示如下第一代碼時(shí)：在第一代碼中，從所述數(shù)字輸入信號(hào)的最低有效位到作為比第一位低的下一位的第二位，重復(fù)與所述第一電壓相對(duì)應(yīng)的第一邏輯電平，并且在所述第一位出現(xiàn)與所述第二電壓相對(duì)應(yīng)的第二邏輯電平，所述控制電路被配置為：生成所述第一信號(hào)，以將所述第一開(kāi)關(guān)電路與所述第二電阻器之間的與從所述最低有效位到所述第二位的位相對(duì)應(yīng)的連接節(jié)點(diǎn)設(shè)置為所述高阻抗，生成所述第一信號(hào)，以將所述第一開(kāi)關(guān)電路與所述第二電阻器之間的與所述第一位相對(duì)應(yīng)的連接節(jié)點(diǎn)設(shè)置為所述第二電壓，生成所述第二信號(hào)，以接通與所述第一位相對(duì)應(yīng)的所述第二開(kāi)關(guān)電路，以及生成所述第三信號(hào)，以使得所述第三開(kāi)關(guān)電路截止。7.根據(jù)權(quán)利要求1或2所述的D/A轉(zhuǎn)換器，其中耦接到與所述第一輸出端子耦接的第二電阻器第二端子的第一開(kāi)關(guān)電路對(duì)應(yīng)于所述數(shù)字輸入信號(hào)的最低有效位，以及耦接到如下第二電阻器的第二端子的第一開(kāi)關(guān)電路對(duì)應(yīng)于所述數(shù)字輸入信號(hào)的最高有效位：該第二電阻器與一個(gè)端子耦接到所述第二輸出端子的第一電阻器的另一個(gè)端子耦接。8.根據(jù)權(quán)利要求6所述的D/A轉(zhuǎn)換器，其中當(dāng)所述數(shù)字輸入信號(hào)表示與所述第一代碼不同的代碼時(shí)，所述控制電路生成所述第二信號(hào)，以使得所述第二開(kāi)關(guān)電路截止，并且生成所述第三信號(hào)，以接通所述第三開(kāi)關(guān)電路。9.根據(jù)權(quán)利要求6所述的D/A轉(zhuǎn)換器，其中所述第三電阻器包括第五電阻器，所述第五電阻器的第一端子耦接到與所述數(shù)字輸入信號(hào)的最高有效位相對(duì)應(yīng)的所述第二電阻器的第一端子，所述第二開(kāi)關(guān)電路包括耦接到所述第五電阻器的第二端子的第四開(kāi)關(guān)電路，并且當(dāng)所述數(shù)字輸入信號(hào)的從所述最低有效位到所述最高有效位的所有位都具有所述第一邏輯電平時(shí)，所述控制電路被配置為：生成所述第一信號(hào)，以將所述第一開(kāi)關(guān)電路與所述第二電阻器之間的與所述最高有效位相對(duì)應(yīng)的連接節(jié)點(diǎn)設(shè)置為所述第一電壓，生成所述第一信號(hào)，以將所述第一開(kāi)關(guān)電路與所述第二電阻器之間的與除所述最高有效位以外的位相對(duì)應(yīng)的連接節(jié)點(diǎn)設(shè)置為所述高阻抗，生成所述第二信號(hào)，以接通所述第四開(kāi)關(guān)電路，以及生成所述第三信號(hào)，以使得所述第三開(kāi)關(guān)電路截止。10.根據(jù)權(quán)利要求6所述的D/A轉(zhuǎn)換器，其中所述第三電阻器是多個(gè)所述第三電阻器之一，并且所述第二開(kāi)關(guān)電路是多個(gè)所述第二開(kāi)關(guān)電路之一，并且當(dāng)所述數(shù)字輸入信號(hào)表示所述第一代碼時(shí)，所述控制電路被配置為：生成所述第二信號(hào)，以接通與所述第一位相對(duì)應(yīng)的所述第二開(kāi)關(guān)電路，生成所述第二信號(hào)，以使得與除所述第一位以外的位相對(duì)應(yīng)的所述第二開(kāi)關(guān)電路截止，并且生成所述第三信號(hào)，以使得所述第三開(kāi)關(guān)電路截止。11.根據(jù)權(quán)利要求1或2所述的D/A轉(zhuǎn)換器，其中，針對(duì)除第一端子耦接到所述第一輸出端子的第二電阻器以外的每個(gè)第二電阻器，設(shè)置所述第三電阻器和所述第二開(kāi)關(guān)電路。12.根據(jù)權(quán)利要求1或2所述的D/A轉(zhuǎn)換器，其中所述第一開(kāi)關(guān)電路中的每一個(gè)包括：耦接在所述第二電阻器的第二端子與具有所述第一電壓的所述第一導(dǎo)線之間的第一晶體管，以及耦接在所述第二電阻器的第二端子與具有所述第二電壓的第二導(dǎo)線之間的第二晶體管，所述第一開(kāi)關(guān)電路的第一晶體管具有以二的冪的比設(shè)置的接通電阻，所述第一開(kāi)關(guān)電路的第二晶體管具有以二的冪的比設(shè)置的接通電阻，至少所述第一晶體管或者所述第二晶體管響應(yīng)于所述第一信號(hào)而截止，并且所述第二開(kāi)關(guān)電路包括第三晶體管，所述第三晶體管包括耦接到所述第三電阻器的第二端子的第一端子、耦接到所述第一導(dǎo)線的第二端子和接收所述第二信號(hào)的控制端子。13.根據(jù)權(quán)利要求12所述的D/A轉(zhuǎn)換器，其中所述多個(gè)第一晶體管中的至少一個(gè)具有多個(gè)第一MOS晶體管串聯(lián)耦接的結(jié)構(gòu)，并且所述多個(gè)第二晶體管中的至少一個(gè)具有多個(gè)第二MOS晶體管串聯(lián)耦接的結(jié)構(gòu)。