本公開涉及數(shù)字-模擬（D/A）轉(zhuǎn)換器。

背景技術(shù)：
作為用于將數(shù)字輸入信號(hào)轉(zhuǎn)換為模擬信號(hào)的D/A轉(zhuǎn)換器中的一種，已知使用R-2R梯形電阻器網(wǎng)絡(luò)的R-2R型D/A轉(zhuǎn)換器（例如，日本特公昭63-47289號(hào)公報(bào)）。參見圖19，傳統(tǒng)的R-2R型D/A轉(zhuǎn)換器100包括電阻器網(wǎng)絡(luò)110和與6位數(shù)字輸入信號(hào)D0至D5相對(duì)應(yīng)的六個(gè)開關(guān)200至205。開關(guān)200至205包括分別耦接在具有高電壓VD電平的導(dǎo)線220與電阻器網(wǎng)絡(luò)110之間的晶體管200a至205a以及分別耦接在電阻器網(wǎng)絡(luò)110與具有低電壓GND電平的導(dǎo)線221之間的晶體管200b至205b。晶體管200a至205a和晶體管200b至205b根據(jù)數(shù)字輸入信號(hào)D0至D5互補(bǔ)地接通/斷開。在所示出的實(shí)施例中，開關(guān)200至205中的每一個(gè)是CMOS反相器電路。R-2R型D/A轉(zhuǎn)換器100輸出模擬信號(hào)Vo，模擬信號(hào)Vo具有通過由包含在電阻器網(wǎng)絡(luò)110中的電阻和對(duì)應(yīng)晶體管200a至205a和200b至205b的接通電阻分割高電壓VD和低電壓GND之間的電壓差獲得的電壓值。例如，如圖20中所示，R-2R型D/A轉(zhuǎn)換器100輸出具有與代碼（十進(jìn)制數(shù)）和設(shè)置代碼（由數(shù)字輸入信號(hào)D0至D5代表的二進(jìn)制數(shù)）相對(duì)應(yīng)的電壓值的模擬信號(hào)Vo。對(duì)于圖20中的模擬信號(hào)Vo的電壓值，高電壓VD是6.4[V]，低電壓GND是0[V]。每個(gè)代碼是與由數(shù)字輸入信號(hào)D0至D5代表的二進(jìn)制數(shù)組相對(duì)應(yīng)的十進(jìn)制數(shù)。

技術(shù)實(shí)現(xiàn)要素：
在如圖19所示的R-2R型D/A轉(zhuǎn)換器100中，根據(jù)數(shù)字輸入信號(hào)D0至D5對(duì)晶體管200a至205a和200b至205b的尺寸加權(quán)。在圖19中，每個(gè)晶體管200a至205a和200b至205b的旁邊示出的數(shù)值代表晶體管尺寸的比率。即，符號(hào)“×1”表示一倍，符號(hào)“×2”表示兩倍，符號(hào)“×4”表示四倍，符號(hào)“×8”表示八倍，符號(hào)“×16”表示16倍，符號(hào)“×32”表示32倍。因此，以二進(jìn)制（2的冪）的比加權(quán)晶體管200a至205a的尺寸和晶體管200b至205b的尺寸。晶體管尺寸被加權(quán)以抑制D/A轉(zhuǎn)換精度的惡化，如R-2R型D/A轉(zhuǎn)換器100的微分非線性（DNL）。例如，流過包含在電阻器網(wǎng)絡(luò)110中的電阻器的電流值根據(jù)設(shè)置代碼（數(shù)字輸入信號(hào)D0至D2的邏輯電平）變化。在此，如圖19和圖21所示，開關(guān)200具有接通電阻R200，開關(guān)201具有接通電阻R201，開關(guān)202具有接通電阻R202，開關(guān)203具有接通電阻R203，開關(guān)204具有接通電阻R204，開關(guān)205具有接通電阻R205。假定接通電阻R200至R205的電阻值彼此相等，則耦接到接通電阻R200至R205的電阻器的端子a至f的端子電壓由于流過包含在電阻器網(wǎng)絡(luò)110中的電阻器的電流而變化。端子電壓的變化使DNL增加。因此，如圖22所示，當(dāng)接通電阻R200-R205的電阻值彼此相等時(shí)，DNL特性顯著惡化。在此，圖22中的DNL波形示出關(guān)于各個(gè)代碼（橫軸）的DNL（縱軸）大小，并且示出接通電阻R200-R205的電阻值彼此相等時(shí)的DNL特性。DNL是作為D/A轉(zhuǎn)換輸出的模擬信號(hào)Vo中的步長（stepsize）與理想步長的誤差。因此，可以認(rèn)為，當(dāng)對(duì)應(yīng)于每個(gè)代碼的DNL具有接近零的值時(shí)，DNL特性良好，而當(dāng)對(duì)應(yīng)于每個(gè)代碼的DNL具有偏離零的值時(shí)，DNL特性惡化。如圖19所示，與接通電阻R200至R205的電阻值彼此相同的上述情況相反，當(dāng)晶體管200a至205a和200b至205b的晶體管尺寸以二進(jìn)制的比加權(quán)時(shí)，如圖23所示，可以獲得良好的DNL特性。例如，如圖19所示，當(dāng)晶體管200a至205a和200b至205b的晶體管尺寸被加權(quán)時(shí)，接通電阻R205至R200的電阻值被以二進(jìn)制的比加權(quán)。例如，以接通電阻R205的電阻值為基準(zhǔn)，接通電阻R204的電阻值是2倍，接通電阻R203的電阻值是4倍，接通電阻R202的電阻值是8倍，接通電阻R201的電阻值是16倍，接通電阻R200的電阻值是32倍。例如，當(dāng)接通電阻R205被設(shè)置為0.2[kΩ]時(shí)，接通電阻R204變?yōu)?.4[kΩ]，接通電阻R203變?yōu)?.8[kΩ]，接通電阻R202變?yōu)?.6[kΩ]，接通電阻R201變?yōu)?.2[kΩ]，接通電阻R200變?yōu)?.4[kΩ]。當(dāng)接通電阻R205至R200的電阻值像這樣以二進(jìn)制的比加權(quán)時(shí)，端子a至f的端子電壓的變化可以被抑制，并且如圖23所示，可以獲得良好的DNL特性。然而，當(dāng)R-2R型D/A轉(zhuǎn)換器100中的位數(shù)增加時(shí)，接通電阻R200至R205的電阻值的變化范圍增加，并且DNL特性（D/A轉(zhuǎn)換精度）惡化。例如，圖23中的DNL波形示出開關(guān)200至205的電阻成分作為固定值來處理時(shí)的DNL特性。然而，對(duì)于實(shí)際的R-2R型D/A轉(zhuǎn)換器100，晶體管200a至205a和200b至205b的接通電阻成為開關(guān)200至205的電阻成分。此時(shí)，MOS晶體管的接通電阻根據(jù)從MOS晶體管的漏極端子施加到源極端子的電壓值而變化。因此，晶體管200a至205a和200b至205b的接通電阻值根據(jù)設(shè)置代碼（數(shù)字輸入信號(hào)D0至D5的邏輯電平）的變化而變化。因此，根據(jù)設(shè)置代碼的變化，在晶體管200a至205a和200b至205b的接通電阻值和以二進(jìn)制的比加權(quán)的電阻值之間出現(xiàn)誤差，并且端子a至f的端子電壓出現(xiàn)變化，結(jié)果D/A轉(zhuǎn)換精度（DNL特性）惡化。根據(jù)本發(fā)明的一個(gè)方面，一種根據(jù)數(shù)字輸入信號(hào)生成模擬信號(hào)的數(shù)字-模擬（D/A）轉(zhuǎn)換器，包括串聯(lián)耦接在輸出所述模擬信號(hào)的第一輸出端子和第二輸出端子之間的多個(gè)第一電阻器，所述第一電阻器具有相同的電阻。多個(gè)第二電阻器包括分別耦接到所述多個(gè)第一電阻器的第一端子，并且每個(gè)第二電阻器的電阻為所述第一電阻器的電阻的兩倍。所述第一輸出端子耦接到所述多個(gè)第二電阻器之一的第一端子。多個(gè)第一開關(guān)電路分別耦接到所述多個(gè)第二電阻器的第二端子。第三電阻器，所述第三電阻器的電阻為第一電阻器的電阻的兩倍，所述第三電阻器的第一端子耦接到除耦接到所述第一輸出端子的一個(gè)第二電阻器以外的第二電阻器的第一端子中的一個(gè)。第二開關(guān)電路包括耦接到第三電阻器的第二端子的第一端子和耦接到第一導(dǎo)線的第二端子?？刂齐娐否罱拥剿龅谝缓偷诙_關(guān)電路，并且被配置為根據(jù)所述數(shù)字輸入信號(hào)生成用于控制所述第一開關(guān)電路的第一信號(hào)和用于控制所述第二開關(guān)電路的第二信號(hào)?？刂扑龆鄠€(gè)第一開關(guān)電路中的耦接至如下第二電阻器的一個(gè)或更多個(gè)第一開關(guān)電路，而將設(shè)置于所述一個(gè)或更多個(gè)第一開關(guān)電路與對(duì)應(yīng)的第二電阻器之間的連接節(jié)點(diǎn)的狀態(tài)設(shè)置為第一電壓、不同于所述第一電壓的第二電壓以及高阻抗中的任一種，該第二電阻器耦接至所述第一輸出端子與位于兩個(gè)相鄰的第一電阻器之間的連接節(jié)點(diǎn)之間的節(jié)點(diǎn)，且所述第三電阻器的第一端子耦接至該第二電阻器。本發(fā)明的附加目的和優(yōu)點(diǎn)部分在以下描述中給出，部分將通過該描述而變得明顯，或者可以通過實(shí)施本發(fā)明而得知。利用所附權(quán)利要求書中具體指出的元素和組合會(huì)實(shí)現(xiàn)和獲得本發(fā)明的目的和優(yōu)點(diǎn)。應(yīng)當(dāng)理解，以上一般性的描述和以下詳細(xì)描述都是示例性和說明性的，并且不限制要求保護(hù)的本發(fā)明。附圖說明圖1是根據(jù)實(shí)施例的D/A轉(zhuǎn)換器的電路框圖；圖2A至圖2E是解釋開關(guān)的加權(quán)方法的示意圖；圖3是解釋開關(guān)的加權(quán)方法的示意圖；圖4是邏輯電路的內(nèi)部結(jié)構(gòu)的示例的電路圖；圖5是解釋根據(jù)該實(shí)施例的D/A轉(zhuǎn)換器的操作的示意圖；圖6A和圖6B是解釋根據(jù)該實(shí)施例的D/A轉(zhuǎn)換器的動(dòng)作的示意圖；圖7A和圖7B是解釋傳統(tǒng)的D/A轉(zhuǎn)換器的問題的示意圖；圖8A是在開關(guān)的接通電阻中出現(xiàn)大變化的D/A轉(zhuǎn)換器的電路圖；圖8B是的D/A轉(zhuǎn)換器的DNL特性的圖；圖9A是在開關(guān)的接通電阻中出現(xiàn)大變化的傳統(tǒng)D/A轉(zhuǎn)換器的電路圖；圖9B是圖9A的D/A轉(zhuǎn)換器的DNL特性的圖；圖10A是開關(guān)的接通電阻中出現(xiàn)大變化的D/A轉(zhuǎn)換器的電路圖；圖10B是圖10A的D/A轉(zhuǎn)換器的DNL特性的圖；圖11A是開關(guān)的接通電阻中出現(xiàn)大變化的傳統(tǒng)D/A轉(zhuǎn)換器的電路圖；圖11B是圖11A的D/A轉(zhuǎn)換器的DNL特性的圖；圖12是根據(jù)一變形例的D/A轉(zhuǎn)換器的電路框圖；圖13是根據(jù)該變形例的D/A轉(zhuǎn)換器的DNL特性的圖；圖14A是根據(jù)開關(guān)的接通電阻中出現(xiàn)大變化的變形例的D/A轉(zhuǎn)換器的電路圖；圖14B是圖14A的D/A轉(zhuǎn)換器的DNL特性的圖；圖15A是開關(guān)的接通電阻中出現(xiàn)大變化的傳統(tǒng)D/A轉(zhuǎn)換器的電路圖；圖15B是圖15A的D/A轉(zhuǎn)換器的DNL特性的圖；圖16是根據(jù)一變形例的D/A轉(zhuǎn)換器的電路框圖；圖17A是根據(jù)開關(guān)的接通電阻中出現(xiàn)大變化的該變形例的D/A轉(zhuǎn)換器的電路圖；圖17B是圖17A的D/A轉(zhuǎn)換器的DNL特性的圖；圖17C是圖14A、圖15A和圖17A的D/A轉(zhuǎn)換器的DNL特性的圖；圖18是根據(jù)一變形例的D/A轉(zhuǎn)換器的電路框圖；圖19是傳統(tǒng)的D/A轉(zhuǎn)換器的電路圖；圖20是解釋傳統(tǒng)的D/A轉(zhuǎn)換器的操作的示意圖；圖21是傳統(tǒng)的D/A轉(zhuǎn)換器的等效電路圖；圖22是當(dāng)所有開關(guān)的接通電阻彼此相同時(shí)的傳統(tǒng)D/A轉(zhuǎn)換器的DNL特性的圖；圖23是當(dāng)以二進(jìn)制的比加權(quán)開關(guān)的接通電阻時(shí)的傳統(tǒng)D/A轉(zhuǎn)換器的DNL特性的圖；圖24是解釋代碼和端子a至g的端子電壓之間關(guān)系的圖；圖25是解釋最高有效位（MSB）側(cè)的開關(guān)的接通電阻的變化對(duì)DNL特性的影響的圖；以及圖26是解釋最低有效位（LSB）側(cè)的開關(guān)的接通電阻的變化對(duì)DNL特性的影響的圖。附圖標(biāo)記說明1、1A-1C數(shù)字-模擬轉(zhuǎn)換器10電阻器網(wǎng)絡(luò)20-25、30-35反相器電路40-45NOR電路50邏輯電路R0-R5電阻器（第一電阻器）R10-R15電阻器（第二電阻器）R20電阻器（第四電阻器）R21-R25電阻器（第三電阻器）SW0-SW5開關(guān)（第一開關(guān)電路）S0開關(guān)（第三開關(guān)電路）S1-S5開關(guān)（第二開關(guān)電路）TN0-TN5晶體管TP0-TP5晶體管T0-T5晶體管（第三晶體管）Tn基準(zhǔn)晶體管Tp基準(zhǔn)晶體管具體實(shí)施方式下面參照?qǐng)D1至圖11解釋實(shí)施例。參見圖1，根據(jù)實(shí)施例的數(shù)字-模擬（D/A）轉(zhuǎn)換器1可以是R-2R型D/A轉(zhuǎn)換器。D/A轉(zhuǎn)換器1生成具有與6位數(shù)字輸入信號(hào)D0-D5相對(duì)應(yīng)的電壓值的模擬信號(hào)Vo。數(shù)字輸入信號(hào)D0是最低有效位（LSB），數(shù)字輸入信號(hào)D1是第二最低有效位，數(shù)字輸入信號(hào)D2是第三最低有效位，數(shù)字輸入信號(hào)D3是第四最低有效位。此外，數(shù)字輸入信號(hào)D4是第五最低有效位，而數(shù)字輸入信號(hào)D5是最高有效位（MSB）。D/A轉(zhuǎn)換器1包括電阻器網(wǎng)絡(luò)10、分別與數(shù)字輸入信號(hào)D0至D5相對(duì)應(yīng)的開關(guān)電路SW0至SW5、開關(guān)電路S0至S5、反相器電路20至25和30至35、或非（NOR）電路40至45以及數(shù)字輸入信號(hào)D0至D5被輸入到的邏輯電路50。在此，開關(guān)電路SW0、SW1、SW2、SW3、SW4和SW5是分別與數(shù)字輸入信號(hào)D0、D1、D2、D3、D4和D5相對(duì)應(yīng)地設(shè)置的開關(guān)。開關(guān)電路S0、S1、S2、S3、S4和S5是分別與數(shù)字輸入信號(hào)D0、D1、D2、D3、D4和D5相對(duì)應(yīng)地設(shè)置的開關(guān)。電阻器網(wǎng)絡(luò)10包括串聯(lián)耦接在第一輸出端子和第二輸出端子To之間的電阻器R0至R5、分別耦接到開關(guān)電路SW0至SW5的電阻器R10至R15以及分別耦接到電阻器R10至R15的第一端子的電阻器R20至R25。電阻器R0至R5每個(gè)具有相同的電阻R。每個(gè)電阻器R10至R15的電阻被設(shè)置為每個(gè)電阻器R0至R5的電阻R的兩倍（2R）。每個(gè)電阻器R20至R25的電阻被設(shè)置為每個(gè)電阻器R0至R5的電阻R的兩倍（2R）。也就是說，每個(gè)電阻器R20至R25的電阻被設(shè)置為與每個(gè)電阻器R10至R15的電阻2R相等的電阻2R。在圖1中，為了便于理解電阻器R0至R5、R10至R15和電阻器R20至R25的電阻，用一個(gè)電阻符號(hào)示出了電阻器R0至R5中的每個(gè)電阻器，并且用兩個(gè)電阻符號(hào)示出電阻器R10至R15和電阻器R20至R25中的每個(gè)電阻器。電阻為2R的電阻器R10至R15和R20至R25中的每個(gè)電阻器可以具有串聯(lián)連接兩個(gè)電阻為R的電阻器的電路結(jié)構(gòu)。電阻器R10、R11、R12、R13、R14和R15的電阻分別與數(shù)字輸入信號(hào)D0、D1、D2、D3、D4和D5相對(duì)應(yīng)地設(shè)置。電阻器R0至R5串聯(lián)耦接。電阻器R10至R15的第一端子和電阻器R20至R25的第一端子耦接到電阻器R0至R5相耦接的節(jié)點(diǎn)。例如，電阻器R10的第一端子和電阻器R20的第一端子耦接到電阻器R0的第一端子（圖1中的右端子），即，第一輸出端子。電阻器R11的第一端子和電阻器R21的第一端子耦接到電阻器R0的第二端子與電阻器R1的第一端子相耦接的連接節(jié)點(diǎn)。電阻器R12的第一端子和電阻器R22的第一端子耦接到電阻器R1的第二端子與電阻器R2的第一端子相耦接的連接節(jié)點(diǎn)。電阻器R13的第一端子和電阻器R23的第一端子耦接到電阻器R2的第二端子與電阻器R3的第一端子相耦接的連接節(jié)點(diǎn)。電阻器R14的第一端子和電阻器R24的第一端子耦接到電阻器R3的第二端子與電阻器R4的第一端子相耦接的連接節(jié)點(diǎn)。電阻器R15的第一端子和電阻器R25的第一端子耦接到電阻器R4的第二端子與電阻器R5的第一端子相耦接的連接節(jié)點(diǎn)。電阻器R5的第二端子耦接到第二輸出端子To。電阻器R10的第二端子耦接到開關(guān)電路SW0，電阻器R11的第二端子耦接到開關(guān)電路SW1，電阻器R12的第二端子耦接到開關(guān)電路SW2。電阻器R13的第二端子耦接到開關(guān)電路SW3，電阻器R14的第二端子耦接到開關(guān)電路SW4，電阻器R15的第二端子耦接到開關(guān)電路SW5。電阻器R20的第一端子耦接到電阻器R10的第一端子，并且電阻器R20的第二端子耦接到開關(guān)電路S0。電阻器R21的第一端子耦接到電阻器R11的第一端子，并且電阻器R21的第二端子耦接到開關(guān)電路S1。電阻器R22的第一端子耦接到電阻器R12的第一端子，并且電阻器R22的第二端子耦接到開關(guān)電路S2。電阻器R23的第一端子耦接到電阻器R13的第一端子，并且電阻器R23的第二端子耦接到開關(guān)電路S3。電阻器R24的第一端子耦接到電阻器R14的第一端子，并且電阻器R24的第二端子耦接到開關(guān)電路S4。電阻器R25的第一端子耦接到電阻器R15的第一端子，并且電阻器R25的第二端子耦接到開關(guān)電路S5。開關(guān)電路SW0包括兩個(gè)晶體管TP0和TN0。例如，晶體管TP0是P溝道MOS晶體管，而晶體管TN0是N溝道MOS晶體管。晶體管TP0的源極端子耦接到提供高電壓VD的導(dǎo)線（下文中稱也稱為VD線）。晶體管TP0的漏極端子耦接到電阻器R10的第二端子和晶體管TN0的漏極端子。例如，晶體管TP0和TN0的漏極端子耦接到電阻器R10的第二端子與開關(guān)電路SW0的輸出端子相耦接的節(jié)點(diǎn)N0。晶體管TN0的源極端子耦接到提供低電壓GND的導(dǎo)線（下文中也稱為GND線）。晶體管TP0的柵極端子耦接到反相器電路20的輸出端子。反相器電路20的輸入端子耦接到反相器電路30的輸出端子，并且從邏輯電路50將信號(hào)DT0提供給反相器電路30。晶體管TN0的柵極端子耦接到NOR電路40的輸出端子。反相器電路30的輸出信號(hào)被提供給NOR電路40，并且從邏輯電路50將信號(hào)DI0提供給NOR電路40。晶體管TP0根據(jù)信號(hào)DT0的邏輯電平（“0（邏輯低L電平）”或“1（邏輯高H電平）”）接通/截止。此外，晶體管TN0根據(jù)信號(hào)DT0的邏輯電平和信號(hào)DI0的邏輯電平（“0（邏輯L電平）”或“1（邏輯H電平）”）接通/截止。例如，當(dāng)從邏輯電路50輸出L電平信號(hào)DT0時(shí)，晶體管TP0響應(yīng)于從反相器電路20輸出的L電平信號(hào)而接通，并且晶體管TN0響應(yīng)于從NOR電路40輸出的L電平信號(hào)而截止。當(dāng)晶體管TP0由此接通時(shí)，節(jié)點(diǎn)N0耦接到VD線，并且節(jié)點(diǎn)N0的電壓被設(shè)置為H電平（高電壓VD電平）。例如，節(jié)點(diǎn)N0被接通的晶體管TP0拉高到高電壓VD電平。此外，當(dāng)從邏輯電路50輸出H電平信號(hào)DT0和L電平信號(hào)DI0時(shí)，晶體管TP0響應(yīng)于從反相器電路20輸出的H電平信號(hào)而截止，并且晶體管TN0響應(yīng)于從NOR電路40輸出的H電平信號(hào)而接通。當(dāng)晶體管TN0由此接通時(shí)，節(jié)點(diǎn)N0耦接到GND線，并且節(jié)點(diǎn)N0的電壓被設(shè)置為L電平（低電壓GND電平）。例如，節(jié)點(diǎn)N0被接通的晶體管TN0拉低到低電壓GND電平。此外，當(dāng)從邏輯電路50輸出H電平信號(hào)DT0和H電平信號(hào)DI0時(shí)，晶體管TP0響應(yīng)于從反相器電路20輸出的H電平信號(hào)而截止，并且晶體管TN0響應(yīng)于從NOR電路40輸出的L電平信號(hào)而截止。當(dāng)晶體管TP0和TN0均由此而截止時(shí)，節(jié)點(diǎn)N0與VD線和GND線斷開，并且成為開路狀態(tài)。當(dāng)晶體管TP0和TN0二者都截止時(shí)，節(jié)點(diǎn)N0成為高阻抗?fàn)顟B(tài)。因此，開關(guān)電路SW0是響應(yīng)于信號(hào)DT0和DI0將節(jié)點(diǎn)N0設(shè)置為H電平、L電平或高阻抗?fàn)顟B(tài)的三態(tài)緩沖電路。開關(guān)電路SW1至SW5的結(jié)構(gòu)與開關(guān)電路SW0的結(jié)構(gòu)相同，在此將簡(jiǎn)要解釋。與開關(guān)電路SW0類似，開關(guān)電路SW1是將節(jié)點(diǎn)N1設(shè)置為H電平、L電平或高阻抗?fàn)顟B(tài)的三態(tài)緩沖電路。開關(guān)電路SW1包括兩個(gè)晶體管TP1和TN1。例如，晶體管TP1是P溝道MOS晶體管，并且晶體管TN1是N溝道MOS晶體管。晶體管TP1的源極端子耦接到VD線。晶體管TP1的漏極端子耦接到電阻器R11的第二端子和晶體管TN1的漏極端子。晶體管TP1和TN1的漏極端子耦接到電阻器R11的第二端子與開關(guān)電路SW1的輸出端子相耦接的節(jié)點(diǎn)N1。晶體管TN1的源極端子耦接到GND線。晶體管TP1的柵極端子耦接到反相器電路21的輸出端子。反相器電路21的輸入端子耦接到反相器電路31的輸出端子，并且從邏輯電路50將信號(hào)DT1提供給反相器電路31。晶體管TN1的柵極端子耦接到NOR電路41的輸出端子。反相器電路31的輸出信號(hào)被提供給NOR電路41，并且從邏輯電路50將信號(hào)DI1提供給NOR電路41。晶體管TP1根據(jù)信號(hào)DT1的邏輯電平（“0”或“1”）而接通/截止。此外，晶體管TN1根據(jù)信號(hào)DT1的邏輯電平和信號(hào)DI1的邏輯電平（“0”或“1”）而接通/截止。在開關(guān)電路SW1中，晶體管TP1和TN1中的至少一個(gè)響應(yīng)于信號(hào)DT1和DI1而截止。與開關(guān)電路SW0類似，開關(guān)電路SW2是將節(jié)點(diǎn)N2設(shè)置為H電平、L電平或高阻抗?fàn)顟B(tài)的三態(tài)緩沖電路。開關(guān)電路SW2包括兩個(gè)晶體管TP2和TN2。例如，晶體管TP2是P溝道MOS晶體管，并且晶體管TN2是N溝道MOS晶體管。晶體管TP2的源極端子耦接到VD線。晶體管TP2的漏極端子耦接到電阻器R12的第二端子和晶體管TN2的漏極端子。晶體管TP2和TN2的漏極端子耦接到電阻器R12的第二端子與開關(guān)電路SW2的輸出端子相耦接的節(jié)點(diǎn)N2。晶體管TN2的源極端子耦接到GND線。晶體管TP2的柵極端子耦接到反相器電路22的輸出端子。反相器電路22的輸入端子耦接到反相器電路32的輸出端子，并且從邏輯電路50將信號(hào)DT2提供給反相器電路32。晶體管TN2的柵極端子耦接到NOR電路42的輸出端子。反相器電路32的輸出信號(hào)被提供給NOR電路42，并且從邏輯電路50將信號(hào)DI2被提供給NOR電路42。晶體管TP2根據(jù)信號(hào)DT2的邏輯電平（“0”或“1”）而接通/截止。此外，晶體管TN2根據(jù)信號(hào)DT2的邏輯電平和信號(hào)DI2的邏輯電平（“0”或“1”）而接通/截止。在開關(guān)電路SW2中，晶體管TP2和TN2中的至少一個(gè)響應(yīng)于信號(hào)DT2和DI2而截止。與開關(guān)電路SW0類似，開關(guān)電路SW3是將節(jié)點(diǎn)N3設(shè)置為H電平、L電平或高阻抗?fàn)顟B(tài)的三態(tài)緩沖電路。開關(guān)電路SW3包括兩個(gè)晶體管TP3和TN3。例如，晶體管TP3是P溝道MOS晶體管，并且晶體管TN3是N溝道MOS晶體管。晶體管TP3的源極端子耦接到VD線。晶體管TP3的漏極端子耦接到電阻器R13的第二端子和晶體管TN3的漏極端子。晶體管TP3和TN3的漏極端子耦接到電阻器R13的第二端子與開關(guān)電路SW3的輸出端子相耦接的節(jié)點(diǎn)N3。晶體管TN3的源極端子耦接到GND線。晶體管TP3的柵極端子耦接到反相器電路23的輸出端子。反相器電路23的輸入端子耦接到反相器電路33的輸出端子，并且從邏輯電路50將信號(hào)DT3提供給反相器電路33。晶體管TN3的柵極端子耦接到NOR電路43的輸出端子。反相器電路33的輸出信號(hào)被提供給NOR電路43，并且從邏輯電路50將信號(hào)DI3提供給NOR電路43。晶體管TP3根據(jù)信號(hào)DT3的邏輯電平（“0”或“1”）而接通/截止。此外，晶體管TN3根據(jù)信號(hào)DT3的邏輯電平和信號(hào)DI3的邏輯電平（“0”或“1”）而接通/截止。在開關(guān)電路SW3中，晶體管TP3和TN3中的至少一個(gè)響應(yīng)于信號(hào)DT3和DI3而截止。與開關(guān)電路SW0類似，開關(guān)電路SW4是將節(jié)點(diǎn)N4設(shè)置為H電平、L電平或高阻抗?fàn)顟B(tài)的三態(tài)緩沖電路。開關(guān)電路SW4包括兩個(gè)晶體管TP4和TN4。例如，晶體管TP4是P溝道MOS晶體管，并且晶體管TN4是N溝道MOS晶體管。晶體管TP4的源極端子耦接到VD線。晶體管TP4的漏極端子耦接到電阻器R14的第二端子和晶體管TN4的漏極端子。晶體管TP4和TN4的漏極端子耦接到電阻器R14的第二端子與開關(guān)電路SW4的輸出端子相耦接的節(jié)點(diǎn)N4。晶體管TN4的源極端子耦接到GND線。晶體管TP4的柵極端子耦接到反相器電路24的輸出端子。反相器電路24的輸入端子耦接到反相器電路34的輸出端子，并且從邏輯電路50將信號(hào)DT4提供給反相器電路34。晶體管TN4的柵極端子耦接到NOR電路44的輸出端子。反相器電路34的輸出信號(hào)被提供給NOR電路44，并且從邏輯電路50將信號(hào)DI4提供給NOR電路44。晶體管TP4根據(jù)信號(hào)DT4的邏輯電平（“0”或“1”）而接通/截止。此外，晶體管TN4根據(jù)信號(hào)DT4的邏輯電平和信號(hào)DI4的邏輯電平（“0”或“1”）而接通/截止。在開關(guān)電路SW4中，晶體管TP4和TN4中的至少一個(gè)響應(yīng)于信號(hào)DT4和DI4而截止。與開關(guān)電路SW0類似，開關(guān)電路SW5是將節(jié)點(diǎn)N5設(shè)置為H電平、L電平或高阻抗?fàn)顟B(tài)的三態(tài)緩沖電路。開關(guān)電路SW5包括兩個(gè)晶體管TP5和TN5。例如，晶體管TP5是P溝道MOS晶體管，并且晶體管TN5是N溝道MOS晶體管。晶體管TP5的源極端子耦接到VD線。晶體管TP5的漏極端子耦接到電阻器R15的第二端子和晶體管TN5的漏極端子。晶體管TP5和TN5的漏極端子耦接到電阻器R15的第二端子與開關(guān)電路SW5的輸出端子相耦接的節(jié)點(diǎn)N5。晶體管TN5的源極端子耦接到GND線。晶體管TP5的柵極端子耦接到反相器電路25的輸出端子。反相器電路25的輸入端子耦接到反相器電路35的輸出端子，并且從邏輯電路50將信號(hào)DT5提供給反相器電路35。晶體管TN5的柵極端子耦接到NOR電路45的輸出端子。反相器電路35的輸出信號(hào)被提供給NOR電路45，并且從邏輯電路50將信號(hào)DI5提供給NOR電路45。晶體管TP5根據(jù)信號(hào)DT5的邏輯電平（“0”或“1”）而接通/截止。此外，晶體管TN5根據(jù)信號(hào)DT5的邏輯電平和信號(hào)DI5的邏輯電平（“0”或“1”）而接通/截止。在開關(guān)電路SW5中，晶體管TP5和TN5中的至少一個(gè)響應(yīng)于信號(hào)DT5和DI5而截止。開關(guān)電路S0包括一個(gè)晶體管T0。例如，晶體管T0是N溝道MOS晶體管。晶體管T0的漏極端子（第一端子）耦接到電阻器R20的第二端子。低電壓GND被提供給晶體管T0的源極端子（第二端子）。從邏輯電路50將信號(hào)DS0提供給晶體管T0的柵極端子（控制端子）。晶體管T0根據(jù)信號(hào)DS0的邏輯電平（“0（邏輯L電平）”或“1（邏輯H電平）”）接通/截止。根據(jù)晶體管T0的接通/截止動(dòng)作，將電阻器R20的第二端子與開關(guān)電路S0相耦接的節(jié)點(diǎn)NS0設(shè)置為L電平（低電壓GND電平）或者高阻抗?fàn)顟B(tài)。例如，當(dāng)晶體管T0響應(yīng)于H電平信號(hào)DS0而接通時(shí)，節(jié)點(diǎn)NS0耦接到GND線，并且節(jié)點(diǎn)NS0的電壓被設(shè)置為L電平（低電壓GND電平）。例如，節(jié)點(diǎn)NS0被接通的晶體管T0拉低到低電壓GND電平。此外，當(dāng)晶體管T0響應(yīng)于L電平信號(hào)DS0而截止時(shí)，節(jié)點(diǎn)NS0與GND線斷開，并且成為開路狀態(tài)。也就是說，當(dāng)晶體管T0截止時(shí)，節(jié)點(diǎn)NS0成為高阻抗?fàn)顟B(tài)。開關(guān)電路S1包括一個(gè)晶體管T1。例如，晶體管T1是N溝道MOS晶體管。晶體管T1的漏極端子（第一端子）耦接到電阻器R21的第二端子（節(jié)點(diǎn)NS1）。晶體管T1的源極端子（第二端子）耦接到GND線。從邏輯電路50將信號(hào)DS1提供給晶體管T1的柵極端子（控制端子）。晶體管T1根據(jù)信號(hào)DS1的邏輯電平（“0”或“1”）接通/截止。根據(jù)晶體管T1的接通/截止動(dòng)作，電阻器R21的第二端子與開關(guān)電路S1相耦接的節(jié)點(diǎn)NS1被設(shè)置為L電平（低電壓GND電平）或者高阻抗?fàn)顟B(tài)。例如，當(dāng)晶體管T1響應(yīng)于H電平信號(hào)DS1而接通時(shí)，節(jié)點(diǎn)NS1耦接到GND線，并且節(jié)點(diǎn)NS1的電壓被設(shè)置為L電平。也就是說，節(jié)點(diǎn)NS1被接通的晶體管T1拉低到低電壓GND電平。此外，當(dāng)晶體管T1響應(yīng)于L電平信號(hào)DS1而截止時(shí)，節(jié)點(diǎn)NS1與GND線斷開，并且成為開路狀態(tài)。當(dāng)晶體管T1截止時(shí)，節(jié)點(diǎn)NS1成為高阻抗?fàn)顟B(tài)。開關(guān)電路S2至S5的結(jié)構(gòu)與開關(guān)電路S1的結(jié)構(gòu)相同，在此將簡(jiǎn)要解釋。開關(guān)電路S2包括一個(gè)晶體管T2。例如，晶體管T2是N溝道MOS晶體管。晶體管T2的漏極端子（第一端子）耦接到電阻器R22的第二端子（節(jié)點(diǎn)NS2）。晶體管T2的源極端子（第二端子）耦接到GND線。從邏輯電路50將信號(hào)DS2提供給晶體管T2的柵極端子（控制端子）。晶體管T2根據(jù)信號(hào)DS2的邏輯電平（“0”或“1”）接通/截止。根據(jù)晶體管T2的接通/截止動(dòng)作，電阻器R22的第二端子與開關(guān)電路S2相耦接的節(jié)點(diǎn)NS2被設(shè)置為L電平（低電壓GND電平）或者高阻抗?fàn)顟B(tài)。開關(guān)電路S3包括一個(gè)晶體管T3。例如，晶體管T3是N溝道MOS晶體管。晶體管T3的漏極端子（第一端子）耦接到電阻器R23的第二端子（節(jié)點(diǎn)NS3）。晶體管T3的源極端子（第二端子）耦接到GND線。從邏輯電路50將信號(hào)DS3提供給晶體管T3的柵極端子（控制端子）。晶體管T3根據(jù)信號(hào)DS3的邏輯電平（“0”或“1”）接通/截止。根據(jù)晶體管T3的接通/截止動(dòng)作，電阻器R23的第二端子與開關(guān)電路S3相耦接的節(jié)點(diǎn)NS3被設(shè)置為L電平（低電壓GND電平）或者高阻抗?fàn)顟B(tài)。開關(guān)電路S4包括一個(gè)晶體管T4。例如，晶體管T4是N溝道MOS晶體管。晶體管T4的漏極端子（第一端子）耦接到電阻器R24的第二端子（節(jié)點(diǎn)NS4）。晶體管T4的源極端子（第二端子）耦接到GND線。從邏輯電路50將信號(hào)DS4提供給晶體管T4的柵極端子（控制端子）。晶體管T4根據(jù)信號(hào)DS4的邏輯電平（“0”或“1”）接通/截止。根據(jù)晶體管T4的接通/截止動(dòng)作，電阻器R24的第二端子與開關(guān)電路S4相耦接的節(jié)點(diǎn)NS4被設(shè)置為L電平（低電壓GND電平）或者高阻抗?fàn)顟B(tài)。開關(guān)電路S5包括一個(gè)晶體管T5。例如，晶體管T5是N溝道MOS晶體管。晶體管T5的漏極端子（第一端子）耦接到電阻器R25的第二端子（節(jié)點(diǎn)NS5）。晶體管T5的源極端子（第二端子）耦接到GND線。從邏輯電路50將信號(hào)DS5提供給晶體管T5的柵極端子（控制端子）。晶體管T5根據(jù)信號(hào)DS5的邏輯電平（“0”或“1”）接通/截止。根據(jù)晶體管T5的接通/截止動(dòng)作，電阻器R25的第二端子與開關(guān)電路S5相耦接的節(jié)點(diǎn)NS5被設(shè)置為L電平（低電壓GND電平）或者高阻抗?fàn)顟B(tài)。在D/A轉(zhuǎn)換器1中，理想地，包含在開關(guān)電路SW0至SW5中的晶體管TP0至TP5和TN0至TN5的接通電阻是零[Ω]。這是因?yàn)?，理想地，?jīng)由晶體管向其施加高電壓VD或者低電壓GND的電阻的端子電壓彼此相等。此外，在D/A轉(zhuǎn)換器1中，流過電阻器R0至R5和R10至R15的電流量根據(jù)設(shè)置代碼，即，數(shù)字輸入信號(hào)D0至D5的邏輯電平（“0（邏輯L電平）”或“1（邏輯H電平）”）的組合而改變。因此，當(dāng)晶體管TP0至TP5和TN0至TN5的接通電阻大于零[Ω]并且彼此相等時(shí)，該電流量的變化可以改變電阻器R10至R15的端子電壓。因此，根據(jù)數(shù)字輸入信號(hào)D0至D5對(duì)晶體管TP0至TP5和TN0至TN5的接通電阻進(jìn)行加權(quán)。例如，以二進(jìn)制（2的冪）的比（1:2:4:8:16:32）對(duì)晶體管TP5至TP0的接通電阻加權(quán)，并且以該二進(jìn)制的比對(duì)晶體管TN5至TN0的接通電阻加權(quán)。類似地，以該二進(jìn)制的比對(duì)與晶體管TP5至TP0和TN5至TN0并聯(lián)耦接的晶體管T5至T0的接通電阻加權(quán)。例如，如圖2A所示，晶體管TP5的接通電阻被設(shè)置為基準(zhǔn)電阻（×1）。晶體管TP4的接通電阻被設(shè)置為基準(zhǔn)電阻的兩倍（×2），并且晶體管TP3的接通電阻被設(shè)置為基準(zhǔn)電阻的四倍（×4）。類似地，晶體管TP2的接通電阻被設(shè)置為晶體管TP5的接通電阻（×1）的八倍（×8），晶體管TP1的接通電阻被設(shè)置為晶體管TP5的接通電阻（×1）的16倍（×16），并且晶體管TP0的接通電阻被設(shè)置為晶體管TP5的接通電阻（×1）的32倍（×32）。同時(shí)，晶體管TN5和T5的接通電阻被設(shè)置為基準(zhǔn)電阻（×1）。晶體管TN4和T4的接通電阻被設(shè)置為該基準(zhǔn)電阻的兩倍（×2），并且晶體管TN3和T3的接通電阻被設(shè)置為該基準(zhǔn)電阻的4倍（×4）。類似地，晶體管TN2和T2的接通電阻被設(shè)置為晶體管TN5和T5的接通電阻（×1）的八倍（×8），晶體管TN1和T1的接通電阻被設(shè)置為晶體管TN5和T5的接通電阻（×1）的16倍（×16），并且晶體管TN0和T0的接通電阻被設(shè)置為晶體管TN5和T5的接通電阻（×1）的32倍（×32）。在此，接通電阻被設(shè)置為四倍的晶體管TP3具有如下結(jié)構(gòu)（m=2）：兩個(gè)基準(zhǔn)晶體管Tp如圖2B所示地并聯(lián)耦接，其中，每個(gè)基準(zhǔn)晶體管Tp具有如圖2D所示的溝道寬度Wp和溝道長度Lp。在此情況下，晶體管TP3的柵極面積為Wp×Lp×2。類似地，接通電阻被設(shè)置為四倍的晶體管TN3和T3各自具有如下結(jié)構(gòu)（m=2）：兩個(gè)基準(zhǔn)晶體管Tn如圖2B所示地并聯(lián)耦接，其中，每個(gè)基準(zhǔn)晶體管Tn具有如圖2E所示的溝道寬度Wn和溝道長度Ln。在此情況下，晶體管TN3和T3每個(gè)的柵極面積為Wn×Ln×2。接通電阻被設(shè)置為兩倍（晶體管TP3的接通電阻的1/2倍）的晶體管TP4使用并聯(lián)耦接的四個(gè)基準(zhǔn)晶體管Tp（m=4）。在此情況下，晶體管TP4的柵極面積為Wp×Lp×4。類似地，接通電阻被設(shè)置為兩倍（晶體管TP3和T3的接通電阻的1/2倍）的晶體管TN4和T4各自使用并聯(lián)耦接的四個(gè)基準(zhǔn)晶體管Tn（m=4）。在此情況下，晶體管TN4和T4每個(gè)的柵極面積為Wn×Ln×4。接通電阻被設(shè)置為基準(zhǔn)電阻（晶體管TP3的接通電阻的1/4倍）的晶體管TP5使用并聯(lián)耦接的8個(gè)基準(zhǔn)晶體管Tp（m=8）。在此情況下，晶體管TP5的柵極面積為Wp×Lp×8。類似地，接通電阻被設(shè)置為基準(zhǔn)電阻（晶體管TN3和T3的接通電阻的1/4倍）的晶體管TN5和T5各自使用并聯(lián)耦接的8個(gè)基準(zhǔn)晶體管Tn（m=8）。在此情況下，晶體管TN5和T5每個(gè)的柵極面積為Wn×Ln×8。同時(shí)，接通電阻被設(shè)置為8倍（晶體管TP3的接通電阻的兩倍）的晶體管TP2具有如下結(jié)構(gòu)（m=2個(gè)雙棧）：兩組基準(zhǔn)晶體管Tp如圖2C所示地并聯(lián)耦接，其中，每組具有串聯(lián)耦接的兩個(gè)基準(zhǔn)晶體管Tp（雙棧）。在此情況下，晶體管TP2的柵極面積為Wp×Lp×4。類似地，接通電阻被設(shè)置為8倍（晶體管TN3和T3的接通電阻的兩倍）的晶體管TN2和T2各自具有如下結(jié)構(gòu)：兩組基準(zhǔn)晶體管Tn如圖2C所示地并聯(lián)耦接，其中，每組具有串聯(lián)耦接的兩個(gè)基準(zhǔn)晶體管Tn（雙棧）。在此情況下，晶體管TN2和T2每個(gè)的柵極面積為Wn×Ln×4。接通電阻被設(shè)置為16倍（晶體管TP3的接通電阻的4倍）的晶體管TP1具有如下結(jié)構(gòu)（m=2個(gè)四棧）：兩組基準(zhǔn)晶體管Tp并聯(lián)耦接，其中，每組具有串聯(lián)耦接的4個(gè)基準(zhǔn)晶體管Tp（四棧）。在此情況下，晶體管TP1的柵極面積為Wp×Lp×8。類似地，接通電阻被設(shè)置為16倍（晶體管TN3和T3的接通電阻的4倍）的晶體管TN1和T1各自具有如下結(jié)構(gòu)（m=2個(gè)四棧）：兩組基準(zhǔn)晶體管Tn并聯(lián)耦接，其中，每組具有串聯(lián)耦接的4個(gè)基準(zhǔn)晶體管Tn（四棧）。在此情況下，晶體管TN1和T1每個(gè)的柵極面積為Wn×Ln×8。接通電阻被設(shè)置為32倍（晶體管TP3的接通電阻的8倍）的晶體管TP0具有如下結(jié)構(gòu)（m=2個(gè)八棧）：兩組基準(zhǔn)晶體管Tp并聯(lián)耦接，其中，每組具有串聯(lián)耦接的8個(gè)基準(zhǔn)晶體管Tp（八棧）。在此情況下，晶體管TP0的柵極面積為Wp×Lp×16。類似地，接通電阻被設(shè)置為32倍（晶體管TN3和T3的接通電阻的8倍）的晶體管TN0和T0各自具有如下結(jié)構(gòu)（m=2個(gè)八棧）：兩組基準(zhǔn)晶體管Tn并聯(lián)耦接，其中，每組具有串聯(lián)耦接的8個(gè)基準(zhǔn)晶體管Tn（八棧）。在此情況下，晶體管TN0和T0每個(gè)的柵極面積為Wn×Ln×16。因此，根據(jù)本實(shí)施例，晶體管TP0至TP5的總柵極面積為Wp×Lp×42，晶體管TN0至TN5的總柵極面積為Wn×Ln×42，并且晶體管T0至T5的總柵極面積為Wn×Ln×42。晶體管TP0至TP5、TN0至TN5和T0至T5的結(jié)構(gòu)可以改變?yōu)槿鐖D3所示的示例。下面只詳細(xì)描述晶體管TP0至TP5。接通電阻被設(shè)置為基準(zhǔn)電阻的晶體管TP5可以使用并聯(lián)耦接的64個(gè)基準(zhǔn)晶體管Tp（m=64）。接通電阻被設(shè)置為基準(zhǔn)電阻二倍的晶體管TP4可以使用并聯(lián)耦接的32個(gè)基準(zhǔn)晶體管Tp（m=32）。接通電阻被設(shè)置為基準(zhǔn)電阻4倍的晶體管TP3可以使用并聯(lián)耦接的16個(gè)基準(zhǔn)晶體管Tp（m=16）。接通電阻被設(shè)置為基準(zhǔn)電阻8倍的晶體管TP2可以使用并聯(lián)耦接的8個(gè)基準(zhǔn)晶體管Tp（m=8）。接通電阻被設(shè)置為基準(zhǔn)電阻16倍的晶體管TP1可以使用并聯(lián)耦接的4個(gè)基準(zhǔn)晶體管Tp（m=4）。接通電阻被設(shè)置為基準(zhǔn)電阻32倍的晶體管TP0可以使用并聯(lián)耦接的2個(gè)基準(zhǔn)晶體管Tp（m=2）。在此情況下，晶體管TP0至TP5的總柵極面積為Wp×Lp×126。盡管在此省略了詳細(xì)說明，但是晶體管TN0至TN5和T0至T5可以類似地改變。如圖1所示的被輸入6位數(shù)字輸入信號(hào)D0至D5的邏輯電路50根據(jù)數(shù)字輸入信號(hào)D0至D5（即，設(shè)置代碼）的邏輯電平（比特值）的組合生成信號(hào)DT0至DT5、DI0至DI5和DS0至DS5。例如，邏輯電路50根據(jù)該設(shè)置代碼生成具有期望信號(hào)電平的信號(hào)DT0至DT5、DI0至DI5和DS0至DS5，使得節(jié)點(diǎn)N0至N5和節(jié)點(diǎn)NS0至NS5具有如圖5所示的電壓。圖5示出當(dāng)該代碼從等于“0”（即，設(shè)置代碼（數(shù)字輸入信號(hào)D0至D5）為“000000”）逐步增加至等于“63”（即，設(shè)置代碼為“111111”）時(shí)各個(gè)節(jié)點(diǎn)N0至N5和NS0至NS5的電壓以及模擬信號(hào)Vo的電壓。對(duì)于圖5中模擬信號(hào)Vo的電壓值，高電壓VD為6.4[V]，低電壓GND為0[V]。對(duì)于該代碼，用十進(jìn)制計(jì)數(shù)法表示由數(shù)字輸入信號(hào)D0至D5的邏輯電平代表的二進(jìn)制數(shù)。表格中的字母“H”表示對(duì)應(yīng)節(jié)點(diǎn)的電壓被設(shè)置為高電壓VD電平，字母“L”表示對(duì)應(yīng)節(jié)點(diǎn)的電壓被設(shè)置為低電壓GND電平，標(biāo)記“-”表示對(duì)應(yīng)節(jié)點(diǎn)被設(shè)置為開路狀態(tài)（高阻抗?fàn)顟B(tài)）。接下來，說明邏輯電路50的內(nèi)部結(jié)構(gòu)的示例。如圖4所示，邏輯電路50包括反相器電路51、NOR電路52至55、NOR電路56至59、反相器電路60、異或（EXOR）電路61至65、與非（NAND）電路66至71和反相器電路72至77。反相器電路51將作為數(shù)字輸入信號(hào)D0的邏輯反相的輸出信號(hào)輸出到NOR電路56和EXOR電路61和62。NOR電路52將作為數(shù)字輸入信號(hào)D0和D1的NOR運(yùn)算結(jié)果的輸出信號(hào)輸出到NOR電路56和57以及EXOR電路62和63。NOR電路53將作為數(shù)字輸入信號(hào)D0、D1和D2的NOR運(yùn)算結(jié)果的輸出信號(hào)輸出到NOR電路56、57和58以及EXOR電路63和64。NOR電路54將作為數(shù)字輸入信號(hào)D0、D1、D2和D3的NOR運(yùn)算結(jié)果的輸出信號(hào)輸出到NOR電路56、57、58和59以及EXOR電路64和65。NOR電路55將作為數(shù)字輸入信號(hào)D0、D1、D2、D3和D4的NOR運(yùn)算結(jié)果的輸出信號(hào)輸出到NOR電路56、57、58和59、反相器電路60、EXOR電路65和開關(guān)電路S5中的晶體管T5的柵極端子。NOR電路55的輸出信號(hào)為信號(hào)DS5。EXOR電路61輸出作為具有高電壓VD電平的信號(hào)與反相器電路51的輸出信號(hào)的異或運(yùn)算結(jié)果的信號(hào)DS0。EXOR電路62輸出作為反相器電路51的輸出信號(hào)與NOR電路52的輸出信號(hào)的異或運(yùn)算結(jié)果的信號(hào)DS1。EXOR電路63輸出作為NOR電路52的輸出信號(hào)與NOR電路53的輸出信號(hào)的異或運(yùn)算結(jié)果的信號(hào)DS2。EXOR電路64輸出作為NOR電路53的輸出信號(hào)與NOR電路54的輸出信號(hào)的異或運(yùn)算結(jié)果的信號(hào)DS3。EXOR電路65輸出作為NOR電路54的輸出信號(hào)與NOR電路55的輸出信號(hào)的異或運(yùn)算結(jié)果的信號(hào)DS4。NOR電路56將作為反相器電路51的輸出信號(hào)與NOR電路52至55的輸出信號(hào)的NOR運(yùn)算結(jié)果的輸出信號(hào)輸出到NAND電路66和反相器電路72。NOR電路57將作為NOR電路52至55的輸出信號(hào)的NOR運(yùn)算結(jié)果的輸出信號(hào)輸出到NAND電路67和反相器電路73。NOR電路58將作為NOR電路53至55的輸出信號(hào)的NOR運(yùn)算結(jié)果的輸出信號(hào)輸出到NAND電路68和反相器電路74。NOR電路59將作為NOR電路54和55的輸出信號(hào)的NOR運(yùn)算結(jié)果的輸出信號(hào)輸出到NAND電路69和反相器電路75。反相器電路60將作為NOR電路55的輸出信號(hào)的邏輯反相的輸出信號(hào)輸出到NAND電路70和反相器電路76。NAND電路66輸出作為數(shù)字輸入信號(hào)D0與NOR電路56的輸出信號(hào)的NAND運(yùn)算結(jié)果的信號(hào)DT0。NAND電路67輸出作為數(shù)字輸入信號(hào)D1與NOR電路57的輸出信號(hào)的NAND運(yùn)算結(jié)果的信號(hào)DT1。NAND電路68輸出作為數(shù)字輸入信號(hào)D2與NOR電路58的輸出信號(hào)的NAND運(yùn)算結(jié)果的信號(hào)DT3。NAND電路69輸出作為數(shù)字輸入信號(hào)D3與NOR電路59的輸出信號(hào)的NAND運(yùn)算結(jié)果的信號(hào)DT3。NAND電路70輸出作為數(shù)字輸入信號(hào)D4與反相器電路60的輸出信號(hào)的NAND運(yùn)算結(jié)果的信號(hào)DT4。NAND電路71輸出作為數(shù)字輸入信號(hào)D5與具有高電壓VD電平的信號(hào)的NAND運(yùn)算結(jié)果的信號(hào)DT5。反相器電路72輸出作為NOR電路56的輸出信號(hào)的邏輯反相的信號(hào)DI0。反相器電路73輸出作為NOR電路57的輸出信號(hào)的邏輯反相的信號(hào)DI1。反相器電路74輸出作為NOR電路58的輸出信號(hào)的邏輯反相的信號(hào)DI2。反相器電路75輸出作為NOR電路59的輸出信號(hào)的邏輯反相的信號(hào)DI3。反相器電路76輸出作為反相器電路60的輸出信號(hào)的邏輯反相的信號(hào)DI4。反相器電路77輸出信號(hào)DI5，DI5為通過將具有高電壓VD的信號(hào)邏輯反相而獲得的并且固定在低電壓GND電平（L電平）的信號(hào)。根據(jù)本實(shí)施例，電阻器R0至R5是第一電阻器的示例，電阻器R10至R15是第二電阻器的示例，電阻器R21至R25是第三電阻器的示例，電阻器R20是第四電阻器的示例，電阻器R25是第五電阻器的示例。開關(guān)電路SW0至SW5是第一開關(guān)電路的示例，開關(guān)電路S1至S5是第二開關(guān)電路的示例，開關(guān)電路S0是第三開關(guān)電路的示例，開關(guān)電路S5是第四開關(guān)電路的示例。邏輯電路50、反相器電路20至25和30至35以及NOR電路40至45是控制電路的示例，晶體管TN0至TN5是第一晶體管的示例，晶體管TP0至TP5是第二晶體管的示例，基準(zhǔn)晶體管Tn是第一MOS晶體管的示例，基準(zhǔn)晶體管Tp是第二MOS晶體管的示例。信號(hào)DT0至DT5和DI0至DI5（或者提供給晶體管TP0至TP5和TN0至TN5的柵極的信號(hào)）是第一信號(hào)的示例，信號(hào)DS1至DS5是第二信號(hào)的示例，信號(hào)DS0是第三信號(hào)的示例，低電壓GND是第一電壓的示例，高電壓VD是第二電壓的示例。如上所述，當(dāng)如圖19和圖21所示的傳統(tǒng)R-2R型D/A轉(zhuǎn)換器100的位數(shù)增加時(shí)，接通電阻R200至R205的電阻的變化范圍增加，并且端子a至f的端子電壓變化增加。另外，對(duì)于端子a至f的端子電壓的波動(dòng)寬度，顯然，靠近LSB側(cè)的端子（例如，端子f）的波動(dòng)寬度大于靠近MSB側(cè)的端子（例如，端子a）的波動(dòng)寬度。圖24示出當(dāng)以二進(jìn)制比對(duì)接通電阻R205至R200的電阻加權(quán)（如圖21所示），并且代碼從“0”逐步增加到“64”時(shí)，針對(duì)各個(gè)代碼描出的端子a至g的端子電壓。此時(shí)，高電壓VD是6.4[V]，低電壓GND是0.0[V]，因此，理想地，端子a至g的端子電壓中的每一個(gè)具有6.4[V]或0.0[V]的電壓值。這意味著當(dāng)端子a至g的端子電壓偏離6.4[V]或0.0[V]時(shí)，端子a至g的端子電壓的波動(dòng)寬度變大。從圖24中的結(jié)果清楚看出，MSB側(cè)的端子（例如，端子a至c）的端子電壓被描繪在靠近6.4[V]或0.0[V]的位置處（電壓值）。另一方面，當(dāng)端子接近LSB側(cè)時(shí)（端子d→e→f→g），端子電壓被描繪在遠(yuǎn)離6.4[V]或0.0[V]的位置處（電壓值）。換句話說，從MSB側(cè)至LSB側(cè)，端子a至g的端子電壓的波動(dòng)寬度增加。將解釋這樣的原因。如上所述，在R-2R型D/A轉(zhuǎn)換器100中，從MSB側(cè)至LSB側(cè)，以二進(jìn)制比對(duì)開關(guān)205至200（晶體管205a至200a和205b至200b）的接通電阻R205至R200的電阻加權(quán)。此時(shí)，MOS晶體管205a至200a和205b至200b的接通電阻根據(jù)所施加的電壓值而變化。因此，接通電阻R205至R200的設(shè)置電阻較大的LSB側(cè)晶體管由于其本身的接通電阻大，因而其漏極端子中產(chǎn)生的電壓具有大的波動(dòng)寬度。結(jié)果，從MSB側(cè)至LSB側(cè)，接通電阻R205至R200的電阻的變化范圍（波動(dòng)范圍）增加。從以上顯然可知，當(dāng)R-2R型D/A轉(zhuǎn)換器100中的位數(shù)增加時(shí)，端子a至g的端子電壓的變化范圍（波動(dòng)范圍）增加。另外，端子a至g的端子電壓的變化范圍的增加使接通電阻R205至R200的變化范圍（波動(dòng)范圍）增加，這導(dǎo)致R-2R型D/A轉(zhuǎn)換器100的D/A轉(zhuǎn)換精度惡化的問題。因此，利用根據(jù)本實(shí)施例的D/A轉(zhuǎn)換器1，具有小接通電阻的晶體管（MSB側(cè)的晶體管）盡可能接通，并且具有大接通電阻的晶體管（LSB側(cè)的晶體管）盡可能不接通，使得能夠根據(jù)設(shè)置代碼輸出具有期望電壓值的模擬信號(hào)Vo。例如，D/A轉(zhuǎn)換器1的邏輯電路50生成信號(hào)DT0至DT5和DI0至DI5，使得根據(jù)設(shè)置代碼，LSB側(cè)的節(jié)點(diǎn)N0至N5盡可能成為開路狀態(tài)。如圖5所示，根據(jù)本實(shí)施例，當(dāng)從作為LSB的數(shù)字輸入信號(hào)D0側(cè)到作為MSB的數(shù)字輸入信號(hào)D5側(cè)，“0”重復(fù)了一次或更多次時(shí)，與重復(fù)的“0”的數(shù)字輸入信號(hào)相對(duì)應(yīng)的節(jié)點(diǎn)被設(shè)置為開路狀態(tài)。下面對(duì)代碼與根據(jù)代碼在邏輯電路50中設(shè)置的節(jié)點(diǎn)N0至N5和NS0至NS5的電壓之間的關(guān)系進(jìn)行詳細(xì)說明。首先，當(dāng)代碼是“0”時(shí)（設(shè)置代碼=000000），從LSB到MSB的所有數(shù)字都是“0”（從LSB起“0”重復(fù)6次）。在此情況下，與作為MSB的數(shù)字輸入信號(hào)D5相對(duì)應(yīng)的節(jié)點(diǎn)N5被設(shè)置為L電平，并且與MSB相對(duì)應(yīng)的開關(guān)電路S5的節(jié)點(diǎn)NS5被設(shè)置為L電平。然后，從被設(shè)置為L電平的節(jié)點(diǎn)NS5起，LSB側(cè)上的所有節(jié)點(diǎn)N0至N4和NS0至NS4都被設(shè)置為開路狀態(tài)。例如，當(dāng)代碼是“0”時(shí)，邏輯電路50根據(jù)設(shè)置代碼=000000生成H電平信號(hào)DT5、L電平信號(hào)DI5和H電平信號(hào)DS5。響應(yīng)于H電平信號(hào)DT5和L電平信號(hào)DI5，晶體管TP5截止，并且晶體管TN5接通，同時(shí)，晶體管T5響應(yīng)于H電平信號(hào)DS5而接通。由此節(jié)點(diǎn)N5耦接到GND線，并且節(jié)點(diǎn)NS5耦接到GND，因此，節(jié)點(diǎn)N5和NS5的電壓被設(shè)置為L電平（低電壓GND電平）。同時(shí)，邏輯電路50根據(jù)設(shè)置代碼=000000生成H電平信號(hào)DT0至DT4、H電平信號(hào)DI0至DI4和L電平信號(hào)DS0至DS4。響應(yīng)于H電平信號(hào)DT0至DT4和H電平信號(hào)DI0至DI4，晶體管TP0至TP4和晶體管TN0至TN4截止。由此節(jié)點(diǎn)N0至N4成為開路狀態(tài)。此外，響應(yīng)于L電平信號(hào)DS0至DS4，晶體管T0至T4截止。由此節(jié)點(diǎn)NS0至NS4成為開路狀態(tài)。在這種電壓狀態(tài)（連接狀態(tài)）下，由于節(jié)點(diǎn)N0至N5和NS0至NS5都不耦接到GND線以外的線，所以模擬信號(hào)Vo變?yōu)榕c代碼“0”相對(duì)應(yīng)的0.0[V]。接下來，當(dāng)代碼是“1”時(shí)（設(shè)置代碼=000001），從LSB起，“0”沒有重復(fù)一次或更多次。在此情況下，只有與作為“1”的數(shù)字輸入信號(hào)D0相對(duì)應(yīng)的節(jié)點(diǎn)N0被設(shè)置為H電平，并且與作為“0”的數(shù)字輸入信號(hào)D1至D5相對(duì)應(yīng)的節(jié)點(diǎn)N1至N5被設(shè)置為L電平。此外，節(jié)點(diǎn)NS0被設(shè)置為L電平，并且節(jié)點(diǎn)NS1至NS5被設(shè)置為開路狀態(tài)。因此，根據(jù)從LSB起“0”沒有重復(fù)一次或更多次的代碼，與輸入設(shè)置代碼=000001的傳統(tǒng)D/A轉(zhuǎn)換器100的電壓狀態(tài)類似地設(shè)置電壓狀態(tài)（連接狀態(tài)）。例如，根據(jù)自LSB起沒有重復(fù)一次或更多次“0”的代碼，對(duì)應(yīng)于數(shù)字輸入信號(hào)D0至D5，節(jié)點(diǎn)N0至N5分別耦接到GND線或VD線。此外，與LSB相對(duì)應(yīng)的開關(guān)電路S0的節(jié)點(diǎn)NS0耦接到GND線，并且其他開關(guān)電路S1至S5的節(jié)點(diǎn)NS1至NS5被設(shè)置為開路狀態(tài)。例如，響應(yīng)于根據(jù)自LSB起沒有重復(fù)一次或更多次“0”的代碼總為“1”的數(shù)字輸入信號(hào)D0（LSB），邏輯電路50輸出L電平信號(hào)DS0和H電平信號(hào)DS1至DS5。晶體管T0響應(yīng)于L電平信號(hào)DS0而接通，并且晶體管T1至T5響應(yīng)于H電平信號(hào)DS1至DS5而截止。由此節(jié)點(diǎn)NS0耦接到GND線，節(jié)點(diǎn)NS0的電壓被設(shè)置為L電平（低電壓GND電平），并且節(jié)點(diǎn)NS1至NS5被設(shè)置為開路狀態(tài)。此外，響應(yīng)于作為“1”的數(shù)字輸入信號(hào)D0，邏輯電路50生成信號(hào)DT0、DT1、DT2、DT3、DT4和DT5，并且生成L電平信號(hào)DI0至DI5，其中，信號(hào)DT0、DT1、DT2、DT3、DT4和DT5具有通過將數(shù)字輸入信號(hào)D0、D1、D2、D3、D4和D5的邏輯電平邏輯反相而獲得的邏輯電平。由此當(dāng)數(shù)字輸入信號(hào)D1至D5是“0”時(shí)，H電平信號(hào)被提供給晶體管TP1至TP5和TN1至TN5，并且當(dāng)數(shù)字輸入信號(hào)D0至D5是“1”時(shí)，L電平信號(hào)被提供給晶體管TP1至TP5和TN0至TN5。在本實(shí)施例中，響應(yīng)于作為“1”的數(shù)字輸入信號(hào)D0，在邏輯電路50中生成L電平信號(hào)DT0和L電平信號(hào)DI0，并且響應(yīng)于L電平信號(hào)DT0至DI0，晶體管TP0接通而晶體管TN0截止。由此節(jié)點(diǎn)N0耦接到VD線，并且節(jié)點(diǎn)N0被設(shè)置為H電平（高電壓VD電平）。此外，響應(yīng)于作為“0”的數(shù)字輸入信號(hào)D1至D5，在邏輯電路50中生成H電平信號(hào)DT1至DT5和L電平信號(hào)DI1至DI5，并且響應(yīng)于信號(hào)DT1至DT5和DI1至DI5，晶體管TP1至TP5截止而晶體管TN1至TN5接通。由此節(jié)點(diǎn)N1至N5耦接到GND線，并且節(jié)點(diǎn)N1至N5被設(shè)置為L電平（低電壓GND電平）。在這樣的連接狀態(tài)下，模擬信號(hào)Vo成為與代碼“1”相對(duì)應(yīng)的0.1[V]。接下來，當(dāng)代碼是“2”時(shí)（設(shè)置代碼=000010），自LSB起“0”出現(xiàn)一次。在此情況下，與自LSB起重復(fù)一次或更多次“0”之后第一次變?yōu)椤?”的數(shù)字輸入信號(hào)D1相對(duì)應(yīng)的節(jié)點(diǎn)NS1被設(shè)置為L電平，并且設(shè)置于節(jié)點(diǎn)NS1的LSB側(cè)的節(jié)點(diǎn)N0和NS0被設(shè)置為開路狀態(tài)。此外，與作為“1”的數(shù)字輸入信號(hào)D1相對(duì)應(yīng)的節(jié)點(diǎn)N1被設(shè)置為H電平，并且與作為“0”的數(shù)字輸入信號(hào)D2至D5相對(duì)應(yīng)的節(jié)點(diǎn)N2至N5被設(shè)置為L電平。然后，將被設(shè)置為Ｌ電平的節(jié)點(diǎn)NS1以外的節(jié)點(diǎn)NS2至NS5設(shè)置為開路狀態(tài)。換句話說，與輸入數(shù)字輸入信號(hào)D1至D5=00001的傳統(tǒng)D/A轉(zhuǎn)換器100的電壓狀態(tài)類似地設(shè)置自LSB起“0”重復(fù)一次或更多次之后第一次成為“1”的數(shù)字輸入信號(hào)D1的MSB側(cè)（高位側(cè)）的電壓狀態(tài)（連接狀態(tài)）。在如上所述的連接狀態(tài)下，與作為“0”的數(shù)字輸入信號(hào)D2至D5相對(duì)應(yīng)的節(jié)點(diǎn)N2至N5耦接到GND線，與作為“1”的數(shù)字輸入信號(hào)D1相對(duì)應(yīng)的節(jié)點(diǎn)N1耦接到VD線，并且節(jié)點(diǎn)N1的LSB側(cè)的節(jié)點(diǎn)NS1、N0和NS0都不耦接到VD線，而是耦接到GND線。因此，從D/A轉(zhuǎn)換器1的輸出端子看的阻抗與將數(shù)字輸入信號(hào)D0至D5=000010輸入到傳統(tǒng)D/A轉(zhuǎn)換器100時(shí)的阻抗相同。同時(shí)，與作為“0”的數(shù)字輸入信號(hào)D0（LSB）相對(duì)應(yīng)的晶體管TN0和T0不接通，節(jié)點(diǎn)N0和NS0被設(shè)置為開路狀態(tài)，并且與較高位的數(shù)字輸入信號(hào)D1相對(duì)應(yīng)的開關(guān)電路S1（晶體管T1）接通。因此，在LSB側(cè)并且具有較大接通電阻的晶體管TN0和T0不接通，在MSB側(cè)并且具有較小接通電阻和變化的晶體管T1接通。由此接通電阻的變化可以整體減小，并且可以抑制由該變化引起的D/A轉(zhuǎn)換精度的降低。因此，可以以高精度生成與代碼“2”相對(duì)應(yīng)的0.2[V]的模擬信號(hào)Vo。接下來，當(dāng)代碼是“3”時(shí)（設(shè)置代碼=000011），自LSB起“0”沒有重復(fù)一次或更多次。在此情況下，只有與作為“1”的數(shù)字輸入信號(hào)D0相對(duì)應(yīng)的節(jié)點(diǎn)N0被設(shè)置為H電平，并且與作為“0”的數(shù)字輸入信號(hào)D1至D5相對(duì)應(yīng)的節(jié)點(diǎn)N1至N5被設(shè)置為L電平。此外，節(jié)點(diǎn)NS0被設(shè)置為L電平，并且節(jié)點(diǎn)NS1至NS5被設(shè)置為開路狀態(tài)。換句話說，類似于節(jié)點(diǎn)“1”的情況，與輸入設(shè)置代碼=000011的傳統(tǒng)D/A轉(zhuǎn)換器的電壓狀態(tài)類似地設(shè)置電壓狀態(tài)（連接狀態(tài)）。在這樣的連接狀態(tài)下，模擬信號(hào)Vo變?yōu)榕c代碼“3”相對(duì)應(yīng)的0.3[V]。接下來，當(dāng)代碼是“4”時(shí)（設(shè)置代碼=000100），自LSB起“0”出現(xiàn)兩次。在此情況下，與自LSB重復(fù)“0”之后第一次成為“1”的數(shù)字輸入信號(hào)D2相對(duì)應(yīng)的開關(guān)電路S2的節(jié)點(diǎn)NS2被設(shè)置為L電平，并且自節(jié)點(diǎn)NS2起，設(shè)置于LSB側(cè)的節(jié)點(diǎn)N1、NS1、N0和NS0都被設(shè)置為開路狀態(tài)。此外，與作為“1”的數(shù)字輸入信號(hào)D2相對(duì)應(yīng)的節(jié)點(diǎn)N2被設(shè)置為H電平，并且與作為“0”的數(shù)字輸入信號(hào)D3至D5相對(duì)應(yīng)的節(jié)點(diǎn)N3至N5被設(shè)置為L電平。然后，除了被設(shè)置為Ｌ電平的節(jié)點(diǎn)NS2以外，節(jié)點(diǎn)NS3至NS5被設(shè)置為開路狀態(tài)。換句話說，與輸入數(shù)字輸入信號(hào)D2至D5=0001的傳統(tǒng)D/A轉(zhuǎn)換器100的電壓狀態(tài)類似地設(shè)置自LSB起重復(fù)“0”之后第一次成為“1”的數(shù)字輸入信號(hào)D2的MSB側(cè)（高位側(cè)）的電壓狀態(tài)（連接狀態(tài)）。在如上所述的連接狀態(tài)下，與作為“0”的數(shù)字輸入信號(hào)D3至D5相對(duì)應(yīng)的節(jié)點(diǎn)N3至N5耦接到GND線，與作為“1”的數(shù)字輸入信號(hào)D2相對(duì)應(yīng)的節(jié)點(diǎn)N2耦接到VD線，并且節(jié)點(diǎn)N2的LSB側(cè)的節(jié)點(diǎn)NS2、N1、NS1、N0和NS0都不耦接到VD線，而是耦接到GND線。因此，從D/A轉(zhuǎn)換器1的輸出端子看的阻抗與將數(shù)字輸入信號(hào)D0至D5=000010輸入到傳統(tǒng)D/A轉(zhuǎn)換器100時(shí)的阻抗相同。同時(shí)，與作為“0”的數(shù)字輸入信號(hào)D0和D1相對(duì)應(yīng)的晶體管TN0、TP0、T0、TN1、TP1和T1不接通，節(jié)點(diǎn)N0、NS0、N1和NS1被設(shè)置為開路狀態(tài)，并且與較高位的數(shù)字輸入信號(hào)D2相對(duì)應(yīng)的開關(guān)電路S2（晶體管T2）接通。因此，在LSB側(cè)并且具有較大接通電阻的晶體管TN0、T0、TN1和T1不接通，在MSB側(cè)并且具有較小接通電阻和變化的晶體管T2接通。由此接通電阻的變化可以整體減小，并且由該變化引起的D/A轉(zhuǎn)換精度的降低可以被抑制。因此，可以以高精度生成與代碼“2”相對(duì)應(yīng)的0.2[V]的模擬信號(hào)Vo。如上所述，根據(jù)自LSB起“0”重復(fù)了一次或更多次的代碼，與自LSB起重復(fù)“0”之后第一次成為“1”的數(shù)字輸入信號(hào)相對(duì)應(yīng)的節(jié)點(diǎn)NS1至NS5中的任一個(gè)被設(shè)置為L電平，并且設(shè)置于該被設(shè)置為Ｌ電平的節(jié)點(diǎn)的LSB側(cè)的所有節(jié)點(diǎn)都被設(shè)置為開路狀態(tài)（參見圖5中的虛線框）。與傳統(tǒng)D/A轉(zhuǎn)換器100的電壓狀態(tài)類似地設(shè)置第一次成為“1”的數(shù)字輸入信號(hào)的MSB側(cè)（高位側(cè)）的電壓狀態(tài)（連接狀態(tài)）。此時(shí)，開關(guān)電路S0至S5的晶體管T0至T5當(dāng)中只有一個(gè)晶體管接通。因此，當(dāng)自LSB起“0”重復(fù)一次或更多次時(shí)，位于LSB側(cè)并且對(duì)應(yīng)于作為“0”的數(shù)字輸入信號(hào)的節(jié)點(diǎn)被設(shè)置為開路狀態(tài)，使得LSB側(cè)的具有大的接通電阻的晶體管盡可能不接通。類似地，對(duì)于后續(xù)代碼，如圖5所示，根據(jù)設(shè)置代碼（數(shù)字輸入信號(hào)D0至D5）設(shè)置節(jié)點(diǎn)N0至N5和NS0至NS5的電壓。下面將描述根據(jù)自LSB起“0”重復(fù)了一次或更多次的代碼，將LSB側(cè)的節(jié)點(diǎn)盡可能設(shè)置為開路狀態(tài)的效果。首先，說明傳統(tǒng)D/A轉(zhuǎn)換器100的問題。如上所述，在R-2R型D/A轉(zhuǎn)換器100中，從MSB側(cè)到LSB側(cè)，以二進(jìn)制比對(duì)開關(guān)205至200（晶體管205a至200a和205b至200b）的接通電阻R205至R200的電阻加權(quán)。當(dāng)晶體管205a至200a和205b至200b的接通電阻根據(jù)所施加的電壓值而變化時(shí)，其接通電阻R205至R200的設(shè)置電阻較大的LSB側(cè)的晶體管由于它們本身的接通電阻大而在其漏極端子中生成的電壓具有大的波動(dòng)寬度。結(jié)果，從MSB側(cè)到LSB側(cè)，接通電阻R205至R200的電阻的變化范圍（波動(dòng)范圍）增加。當(dāng)晶體管205a至200a和205b至200b的接通電阻的變化像這樣增加時(shí)，位之間的二進(jìn)制加權(quán)比顯著惡化。圖7A示出傳統(tǒng)D/A轉(zhuǎn)換器的示例，其中，以二進(jìn)制比加權(quán)的開關(guān)205至200和210的接通電阻的變化范圍從MSB側(cè)到LSB側(cè)增加。在圖7A中，開關(guān)205至200和210中每一個(gè)的數(shù)值表示接通電阻偏離設(shè)置電阻的變化范圍的百分比。當(dāng)將按照代碼“32”的數(shù)字輸入信號(hào)D0至D5=100000輸入至如圖7A所示的D/A轉(zhuǎn)換器100時(shí)，例如，如圖7B所示，只有節(jié)點(diǎn)a耦接到VD線，并且節(jié)點(diǎn)b至g耦接到GND線。此時(shí)，在GND線側(cè)，開關(guān)204至200和210中2%、3%、4%、5%、6%和6%的變化被綜合。這導(dǎo)致在GND線側(cè)開關(guān)204至200和210的接通電阻的變化范圍增加并且D/A轉(zhuǎn)換精度惡化的問題。同時(shí)，圖6A示出根據(jù)本實(shí)施例的D/A轉(zhuǎn)換器1的示例，其中從MSB側(cè)到LSB側(cè)，開關(guān)電路SW5至SW0和S5至S0的接通電阻的變化范圍增加。在圖6A中，開關(guān)電路SW0至SW5和S0至S5每一個(gè)中的數(shù)值表示晶體管TP0至TP5、TN0至TN5和T0至T5中每一個(gè)的接通電阻偏離設(shè)置電阻的變化范圍的百分比。當(dāng)將按照代碼“32”的數(shù)字輸入信號(hào)D0至D5=100000輸入到如圖6A所示的D/A轉(zhuǎn)換器1時(shí)，如圖6B所示，與自LSB起重復(fù)“0”之后第一次成為“1”的數(shù)字輸入信號(hào)D5相對(duì)應(yīng)的開關(guān)電路S5的節(jié)點(diǎn)NS5被設(shè)置為L電平。此外，與作為“1”的數(shù)字輸入信號(hào)D5相對(duì)應(yīng)的節(jié)點(diǎn)N5被設(shè)置為H電平。然后，設(shè)置于被設(shè)置為L電平的節(jié)點(diǎn)NS5的LSB側(cè)的所有節(jié)點(diǎn)N0至N4和NS0至NS4都被設(shè)置為開路狀態(tài)。從而，如圖6B所示，只有節(jié)點(diǎn)N5耦接到VD線，并且只有節(jié)點(diǎn)NS5耦接到GND線。因此，只有在MSB側(cè)并且接通電阻變化?。ㄔ诖饲闆r下為1%）的開關(guān)電路S5耦接到GND線。因此，與在GND線側(cè)2%至6%的變化被綜合的傳統(tǒng)D/A轉(zhuǎn)換器100相反，只有具有小變化范圍和小接通電阻的晶體管（在此情況下為晶體管TP5和T5）流過電流，從而產(chǎn)生模擬信號(hào)Vo。結(jié)果，與在GND線側(cè)2%至6%的變化被綜合的傳統(tǒng)D/A轉(zhuǎn)換器100相比，能夠以更優(yōu)良的D/A轉(zhuǎn)換精度生成模擬信號(hào)Vo。因此，可以以較高的精度生成與代碼“32”相對(duì)應(yīng)的3.2[V]的模擬信號(hào)Vo。接下來，參照?qǐng)D8至圖11描述開關(guān)電路SW0至SW5和S0至S5的接通電阻中出現(xiàn)的變化與DNL特性之間的關(guān)系。圖8A示出根據(jù)本實(shí)施例的D/A轉(zhuǎn)換器1，其中在開關(guān)電路SW5至SW0和S5至S0的接通電阻中出現(xiàn)大的變化。例如，開關(guān)電路SW5至SW0和S5至S0的所有接通電阻都是如圖2所示的電阻“D”，即，晶體管TP5、TN5和T5的基準(zhǔn)電阻的八倍的電阻。因此，開關(guān)電路SW5至SW0和開關(guān)電路S5至S0的接通電阻不以二進(jìn)制比加權(quán)，并且接通電阻的變化增加。圖9A示出傳統(tǒng)D/A轉(zhuǎn)換器100，其中，與圖8A所示的D/A轉(zhuǎn)換器1類似，在開關(guān)205至200和210的接通電阻中出現(xiàn)大的變化。例如，開關(guān)205至200和210的接通電阻都是如圖2所示的電阻“D”。圖8B示出如圖8A所示的D/A轉(zhuǎn)換器1的DNL波形，圖9B示出如圖9A所示的D/A轉(zhuǎn)換器100的DNL波形。這些DNL波形示出關(guān)于各個(gè)代碼（橫軸）的DNL（縱軸）的大小。如圖9B的DNL波形所示，對(duì)于如圖9A所示的D/A轉(zhuǎn)換器100，每四個(gè)代碼（代碼=4、8、12、16、20、24、28、32、36、40、44、48、52、56和60）出現(xiàn)大的波峰波形。例如，根據(jù)D/A轉(zhuǎn)換器100，每16個(gè)代碼（代碼16、32和48）出現(xiàn)大的波峰波形。而對(duì)于將LSB側(cè)的節(jié)點(diǎn)盡可能設(shè)置為開路狀態(tài)的根據(jù)本實(shí)施例的D/A轉(zhuǎn)換器1，如圖8B所示，根據(jù)自LSB起“0”重復(fù)一次或更多次的代碼，每四個(gè)代碼出現(xiàn)的波峰波形的峰值較小。例如，利用D/A轉(zhuǎn)換器1，每16個(gè)代碼出現(xiàn)的波峰波形的峰值顯著小于傳統(tǒng)D/A轉(zhuǎn)換器100的波峰波形的峰值。這是因?yàn)槌霈F(xiàn)波峰波形的代碼是自LSB起“0”重復(fù)兩次或更多次的代碼，并且根據(jù)這些代碼，通過將LSB側(cè)的節(jié)點(diǎn)盡可能地設(shè)置為開路狀態(tài)來減小GND線側(cè)接通電阻的變化。與傳統(tǒng)D/A轉(zhuǎn)換器100相比，如上所述，根據(jù)本實(shí)施例的D/A轉(zhuǎn)換器1，由于波峰波形的峰值較小，DNL的波動(dòng)寬度（峰到峰）也較小。與傳統(tǒng)D/A轉(zhuǎn)換器100相比，D/A轉(zhuǎn)換器1通過盡可能將LSB側(cè)的節(jié)點(diǎn)設(shè)置為開路狀態(tài)而顯著提高DNL特性。圖10A示出根據(jù)本實(shí)施例的D/A轉(zhuǎn)換器1，其中在開關(guān)電路SW5至SW0和S5至S0的接通電阻中出現(xiàn)大的變化。例如，在圖10A中，開關(guān)電路SW5、SW4、SW3、SW2、SW1和SW0的接通電阻偏離設(shè)置電阻的變化范圍分別是-1%、-2%、-3%、+4%、+5%和+6%。類似地，開關(guān)電路S5、S4、S3、S2、S1和S0的接通電阻偏離設(shè)置電阻的變化范圍分別是-1%、-2%、-3%、+4%、+5%和+6%。在圖10A中，開關(guān)電路SW5至SW0和S5至S0的接通電阻在減（-）方向和加（+）方向上都有變化。圖11A示出傳統(tǒng)D/A轉(zhuǎn)換器100，其中，與圖10A所示的D/A轉(zhuǎn)換器1類似，在開關(guān)205至200的接通電阻中出現(xiàn)大的變化。例如，以二進(jìn)制比加權(quán)的開關(guān)205、204、203、202、201和200的接通電阻的變化范圍分別是-1%、-2%、-3%、+4%、+5%和+6%。圖10B示出如圖10A所示的D/A轉(zhuǎn)換器1的DNL波形，并且圖11B示出如圖11A所示的D/A轉(zhuǎn)換器100的DNL波形。如圖11B中的DNL波形所示，根據(jù)圖11A所示的D/A轉(zhuǎn)換器100，每四個(gè)代碼（代碼=4、8、12、16、20、24、28、32、36、40、44、48、52、56和60）出現(xiàn)大的波峰波形。例如，根據(jù)D/A轉(zhuǎn)換器100，從代碼“8”開始每16個(gè)代碼（代碼8、24、40和56）出現(xiàn)大的波峰波形。當(dāng)代碼從“7”改變到“8”，從“23”改變到“24”，從“39”改變到“40”以及從“55”改變到“56”時(shí)出現(xiàn)大的DNL。例如，大的DNL在代碼改變時(shí)出現(xiàn)，其中被輸入到開關(guān)200至202的數(shù)字輸入信號(hào)D0至D2在減方向上從H電平改變到L電平，并且被輸入到開關(guān)203的數(shù)字輸入信號(hào)D3在加方向上從L電平改變到H電平。相反，如圖10B所示，根據(jù)本實(shí)施例的D/A轉(zhuǎn)換器1，每四個(gè)代碼出現(xiàn)的波峰波形的峰值較小。例如，利用D/A轉(zhuǎn)換器1，從代碼“8”開始每16個(gè)代碼出現(xiàn)的波峰波形的峰值明顯較小?？梢哉J(rèn)為，這是因?yàn)榇a“8”、“24”、“40”和“56”是從LSB起“0”重復(fù)三次的代碼，并且根據(jù)這些代碼，LSB側(cè)的節(jié)點(diǎn)被盡可能設(shè)置為開路狀態(tài)。通過像這樣將這些節(jié)點(diǎn)設(shè)置為開路狀態(tài)，可以減小GND線側(cè)的接通電阻的變化，并且只有在相同方向上（在此情況下為減方向）有變化的開關(guān)電路SW3至SW5和S3可以耦接到VD線或GND線。與傳統(tǒng)D/A轉(zhuǎn)換器100相比，利用根據(jù)本實(shí)施例的D/A轉(zhuǎn)換器1，如上所述，由于波波形的峰值較小，DNL的波動(dòng)寬度（峰到峰）較小。與傳統(tǒng)D/A轉(zhuǎn)換器相比，根據(jù)本實(shí)施例的D/A轉(zhuǎn)換器1通過將LSB側(cè)的節(jié)點(diǎn)盡可能設(shè)置為開路狀態(tài)，即使在加方向和減方向上接通電阻都有變化，也可以顯著提高DNL特性。至此描述的實(shí)施例可以提供如下效果。提供耦接到各自具有電阻2R的電阻器R10至R15的第一端子的電阻器R20至R25，并且在電阻器R20至R25的第二端子和GND線之間插入并耦接開關(guān)電路S0至S5。例如，提供“開關(guān)電路S0至S5中的電阻器R20至R25和電阻器T0至T5（下拉開關(guān)）”，并且它們分別并聯(lián)耦接到“開關(guān)電路SW0至SW5中各自具有電阻2R的電阻器R10至R15和晶體管TN0至TN5（下拉開關(guān)）”。此外，耦接到電阻器R10至R15的每個(gè)開關(guān)電路SW0至SW5是三態(tài)緩沖電路。此外，根據(jù)自LSB起“0”重復(fù)一次或更多次的代碼，與自LSB起重復(fù)“0”之后第一次成為“1”的數(shù)字輸入信號(hào)相對(duì)應(yīng)的節(jié)點(diǎn)NS1至NS5中的任一個(gè)被設(shè)置為L電平，并且設(shè)置于被設(shè)置為L電平的節(jié)點(diǎn)的LSB側(cè)的所有節(jié)點(diǎn)被設(shè)置為開路狀態(tài)。因此，具有大的接通電阻和變化范圍的晶體管（LSB側(cè)的晶體管）盡可能不接通，并且具有小的接通電阻和變換范圍的晶體管（MSB側(cè)的晶體管）接通。當(dāng)LSB側(cè)的晶體管不接通時(shí)，不接通的晶體管的接通電阻不影響D/A轉(zhuǎn)換器精度，因此，可以忽略這些接通電阻。結(jié)果，當(dāng)LSB側(cè)的晶體管不接通時(shí)，與這些晶體管接通的情況相比，不接通的晶體管的接通電阻（容易引起變化的接通電阻）可以減小接通電阻的變化。因此，即使D/A轉(zhuǎn)換器1中位數(shù)增加，也可以抑制與位數(shù)增加相伴的接通電阻變化的增加。通過減小開關(guān)電路SW0至SW5中晶體管TP0至TP5和TN0至TN5的接通電阻的設(shè)置電阻（絕對(duì)值），也可以減小開關(guān)電路SW0至SW5的接通電阻的變化范圍。然而，為了減小晶體管TP0至TP5和TN0至TN5的接通電阻的設(shè)置電阻，必須增加各晶體管TP0至TP5和TN0至TN5的溝道寬度。晶體管TP0至TP5和TN0至TN5的溝道寬度的增加將增加D/A轉(zhuǎn)換器1的元件面積和電路面積。相反，D/A轉(zhuǎn)換器1可以在不增加晶體管TP0至TP5和TN0至TN5的元件面積的情況下，抑制由于位數(shù)增加引起的開關(guān)電路SW0至SW5的接通電阻變化的增加。因此，當(dāng)需要相同水平的D/A轉(zhuǎn)換精度時(shí)，與D/A轉(zhuǎn)換器100的面積相比，可以減小D/A轉(zhuǎn)換器1的面積。多個(gè)基準(zhǔn)晶體管Tp和Tn并聯(lián)耦接以設(shè)置低的接通電阻，而多個(gè)基準(zhǔn)晶體管Tp和Tn串聯(lián)耦接以設(shè)置高的接通電阻。因此，可以抑制電路面積的增加。例如，當(dāng)通過只使用基準(zhǔn)晶體管Tp和Tn的并聯(lián)連接，以二進(jìn)制比對(duì)接通電阻加權(quán)時(shí)，即，當(dāng)由并聯(lián)耦接的基準(zhǔn)晶體管Tp和Tn的數(shù)目對(duì)接通電阻加權(quán)時(shí)，如圖3所示，總的柵極面積變?yōu)閃p×Lp×126+Wn×Ln×252。類似地，當(dāng)晶體管TP0至TP5、TN0至TN5和T0至T5的晶體管尺寸被設(shè)置為以二進(jìn)制比加權(quán)的尺寸時(shí)，總的柵極面積變?yōu)閃p×Lp×126+Wn×Ln×252。而當(dāng)通過使用基準(zhǔn)晶體管Tp和Tn的并聯(lián)連接和串聯(lián)連接，以二進(jìn)制比對(duì)接通電阻加權(quán)時(shí)，如圖2所示，總的柵極面積變?yōu)閃p×Lp×42+Wn×Ln×84。因此，通過使用基準(zhǔn)晶體管Tp和Tn的串聯(lián)連接，可以更好地抑制柵極面積的增加。在計(jì)算串聯(lián)耦接的基準(zhǔn)晶體管Tp和Tn的接通電阻時(shí)，基準(zhǔn)晶體管Tp和Tn的串聯(lián)連接對(duì)應(yīng)于基準(zhǔn)晶體管Tp和Tn的溝道長度Lp和Ln的增加，但是實(shí)際上，溝道長度Lp和Ln在物理上不增加。因此，當(dāng)基準(zhǔn)晶體管Tp和Tn串聯(lián)耦接時(shí)，容易引起制造的差異和接通電阻的變化。如圖2所示，LSB側(cè)的晶體管TP0至TP2、TN0至TN2和T0至T2采用基準(zhǔn)晶體管Tp和Tn串聯(lián)耦接的結(jié)構(gòu)。因此，容易引起LSB側(cè)的晶體管TP0至TP2、TN0至TN2和T0至T2的接通電阻變化。然而，即使采用這種結(jié)構(gòu)，根據(jù)本實(shí)施例的D/A轉(zhuǎn)換器1也能夠以優(yōu)良的D/A轉(zhuǎn)換精度生成模擬信號(hào)Vo。下面說明其理由。首先，根據(jù)D/A轉(zhuǎn)換器1，在LSB側(cè)并且容易引起接通電阻變化的晶體管盡可能不接通，并且設(shè)置于MSB側(cè)的開關(guān)電路S1至S5盡可能接通。因此，當(dāng)LSB側(cè)的晶體管不接通時(shí)，不接通的晶體管的接通電阻不影響D/A轉(zhuǎn)換精度，并且可以忽略這些接通電阻。結(jié)果，當(dāng)LSB側(cè)的晶體管不接通時(shí)，與這些晶體管接通的情況相比，不接通的晶體管的接通電阻（容易引起變化的接通電阻）可以減小接通電阻的變化。因此，即使當(dāng)LSB側(cè)的晶體管TP0至TP2、TN0至TN2和T0至T2的接通電阻容易出現(xiàn)變化時(shí)，也可以較好地抑制由該變化引起的D/A轉(zhuǎn)換精度的減小。此外，根據(jù)R-2R型D/A轉(zhuǎn)換器，LSB側(cè)接通電阻的變化對(duì)DNL特性的影響小于MSB側(cè)的接通電阻的變化對(duì)DNL特性的影響。以傳統(tǒng)D/A轉(zhuǎn)換器100為例進(jìn)行說明。圖25示出如圖21所示的傳統(tǒng)D/A轉(zhuǎn)換器100的DNL波形，其中在以二進(jìn)制比加權(quán)的接通電阻R205至R200當(dāng)中，只有與MSB相對(duì)應(yīng)的接通電阻R205的電阻相對(duì)于設(shè)置電阻變化了10%。例如，圖25示出了如下情況下的DNL波形：接通電阻R205至R200的設(shè)置電阻分別為0.2[kΩ]、0.4[kΩ]、0.8[kΩ]、1.6[kΩ]、3.2[kΩ]和6.4[kΩ]，并且只有接通電阻R205的接通電阻相對(duì)于設(shè)置電阻變化了+10%并且為0.22[kΩ]。此外，圖26示出如圖21所示的傳統(tǒng)D/A轉(zhuǎn)換器100的DNL波形，其中，在以二進(jìn)制比加權(quán)的接通電阻R200至R205當(dāng)中，只有與LSB相對(duì)應(yīng)的接通電阻R200和接通電阻R210的電阻相對(duì)于設(shè)置電阻變化了+10%。例如，圖26示出如下情況下的DNL波形：接通電阻R205至R200和R210的設(shè)置電阻分別為0.2[kΩ]、0.4[kΩ]、0.8[kΩ]、1.6[kΩ]、3.2[kΩ]、6.4[kΩ]和6.4[kΩ]，并且只有接通電阻R200和R210的電阻相對(duì)于基準(zhǔn)電阻變化了+10%并且為7.04[kΩ]。因此，當(dāng)LSB側(cè)的并且具有較高設(shè)置電阻的接通電阻R200變化了+10%時(shí)，接通電阻相對(duì)于設(shè)置電阻變化的絕對(duì)值是MSB側(cè)的接通電阻R205變化了+10%時(shí)的絕對(duì)值的32（25）倍。在如圖25所示的DNL波形中，當(dāng)發(fā)生如下的代碼改變時(shí)，DNL特性顯著惡化：切換要被提供給具有+10%變化的接通電阻R205的數(shù)字輸入信號(hào)D5的信號(hào)電平（即，當(dāng)代碼從“31”切換到“32”時(shí)）。而在如圖24所示的DNL波形中，發(fā)生如下的代碼改變時(shí)，DNL特性顯著惡化：只切換要被提供給具有+10%變化的接通電阻R200的數(shù)字輸入信號(hào)D0的信號(hào)電平。從圖25和圖26明顯看出，在如圖25所示的DNL波形和如圖26所示的DNL波形之間，DNL的波動(dòng)寬度（峰到峰）彼此相同。盡管在圖25和圖26之間，接通電阻相對(duì)于設(shè)置電阻的絕對(duì)值相差32倍，但是DNL的波動(dòng)寬度彼此相等。因此，顯然，LSB側(cè)的接通電阻的變化對(duì)DNL特性的影響比MSB側(cè)的接通電阻的變化對(duì)DNL特性的影響小32倍。如上所述，LSB側(cè)的接通電阻的變化對(duì)DNL特性的影響小于MSB側(cè)的接通電阻的變化對(duì)DNL特性的影響，因此，即使當(dāng)LSB側(cè)的晶體管的接通電阻中容易出現(xiàn)變化時(shí)，也可以較好地抑制由于該變化引起的D/A轉(zhuǎn)換精度的下降。在不偏離本發(fā)明的精神和范圍的情況下，可以以許多其他特定形式實(shí)現(xiàn)本發(fā)明，這對(duì)于本領(lǐng)域的技術(shù)人員來說是顯而易見的。例如，應(yīng)當(dāng)理解，本發(fā)明可以采用以下形式。根據(jù)本發(fā)明的上述實(shí)施例，設(shè)置電阻器R21至R25，電阻器R21至R21耦接到各自具有電阻2R的多個(gè)電阻器R10至R15當(dāng)中除了電阻器R10以外的所有電阻器R11至R15的第一端子，電阻器R10的第一端子耦接到第一輸出端子（電阻器R0的第一端子）。這不是限制性的，例如，可以提供如圖12所示的D/A轉(zhuǎn)換器1A，其中電阻器R21和R22（第三電阻器）耦接到電阻器R11至R15當(dāng)中的一些電阻器（在此情況下是電阻器R11和R12：第二電阻器）的第一端子，并且開關(guān)電路S1和S2（第二開關(guān)電路）可以耦接到電阻器R21和R22。換句話說，根據(jù)D/A轉(zhuǎn)換器1A，省略了如圖1所示的D/A轉(zhuǎn)換器1的電阻器R23、R24和R25以及開關(guān)電路S3、S4和S5。利用這樣的D/A轉(zhuǎn)換器1A，具有大的接通電阻的晶體管（LSB側(cè)的晶體管）盡可能不接通，從而根據(jù)設(shè)置代碼輸出具有期望電壓值的模擬信號(hào)Vo。例如，根據(jù)從LSB到比與耦接到電阻器R22的第一端子的電阻器R21相對(duì)應(yīng)的數(shù)字輸入信號(hào)D2（第一位）低一位的數(shù)字輸入信號(hào)D1“0”重復(fù)，并且“1”作為數(shù)字輸入信號(hào)D2出現(xiàn)的代碼，與數(shù)字輸入信號(hào)D0和D1相對(duì)應(yīng)的節(jié)點(diǎn)N1、N0、NS1和NS0被設(shè)置為高阻抗。根據(jù)該代碼，與數(shù)字輸入信號(hào)D2相對(duì)應(yīng)的開關(guān)電路S2接通，并且節(jié)點(diǎn)NS2被設(shè)置為L電平。此外，根據(jù)從LSB到比與耦接到電阻器R21的第一端子的電阻器R11相對(duì)應(yīng)的數(shù)字輸入信號(hào)D1（第一位）低一位的數(shù)字輸入信號(hào)D0（第二位）“0”重復(fù)，并且“1”作為數(shù)字輸入信號(hào)D1出現(xiàn)的代碼，與數(shù)字輸入信號(hào)D0相對(duì)應(yīng)的節(jié)點(diǎn)N0和NS0被設(shè)置為高阻抗。換句話說，根據(jù)LSB是“0”并且數(shù)字輸入信號(hào)D1是“1”的代碼，節(jié)點(diǎn)N0和NS0被設(shè)置為高阻抗?fàn)顟B(tài)。根據(jù)該代碼，與數(shù)字輸入信號(hào)D1相對(duì)應(yīng)的開關(guān)電路S1接通并且節(jié)點(diǎn)NS1被設(shè)置為L電平。同時(shí)，不同于開關(guān)電路S1，開關(guān)電路S2截止，并且節(jié)點(diǎn)NS2被設(shè)置為高阻抗?fàn)顟B(tài)。因此，具有大的接通電阻的晶體管（LSB側(cè)的晶體管）盡可能不接通，并且具有小的接通電阻和變化并且在MSB側(cè)的晶體管接通，從而提供與上述實(shí)施例類似的效果。在如圖13所示的DNL波形中，根據(jù)節(jié)點(diǎn)N1、N0、NS1和NS0被設(shè)置為高阻抗?fàn)顟B(tài)的代碼，DNL具有接近零的值。因此，D/A轉(zhuǎn)換器1A可以獲得優(yōu)良的DNL特性。圖13示出當(dāng)以二進(jìn)制比對(duì)開關(guān)電路SW5至SW0的接通電阻加權(quán)時(shí)D/A轉(zhuǎn)換器1A的DNL波形。圖14A示出如下D/A轉(zhuǎn)換器1A，其中，開關(guān)電路SW5至SW0和S2至S0當(dāng)中的開關(guān)電路SW2至SW0和S2至S0的接通電阻中出現(xiàn)大的變化。例如，開關(guān)電路SW5至SW2的接通電阻是如圖2所示的電阻“A”、“B”、“C”和“D”，即，相對(duì)于開關(guān)電路SW5的基準(zhǔn)電阻以二進(jìn)制比加權(quán)這些電阻。而開關(guān)電路SW2至SW0和S2至S0的接通電阻全都是如圖2所示的電阻“D”。因此，開關(guān)電路SW2至SW0和S2至S0的接通電阻不以二進(jìn)制比加權(quán)，并且接通電阻的變化增加。圖15A示出傳統(tǒng)的D/A轉(zhuǎn)換器100，其中，與圖14A所示的D/A轉(zhuǎn)換器1A類似，在開關(guān)202至200和210的接通電阻中出現(xiàn)大的變化。例如，開關(guān)205、204、203和202的接通電阻是如圖2所示的電阻“A”、“B”、“C”和“D”，并且開關(guān)202、201、200和210的電阻都是電阻“D”。圖14B示出如圖14A所示的D/A轉(zhuǎn)換器1A的DNL波形，圖15B示出如圖15A所示的D/A轉(zhuǎn)換器100的DNL波形。如圖15B的DNL波形所示，利用如圖15A所示的D/A轉(zhuǎn)換器100，每兩個(gè)代碼出現(xiàn)大的波峰波形。例如，從代碼4開始每八個(gè)代碼（代碼4、12、20、28、36、44、52和60）出現(xiàn)大的波峰波形。當(dāng)發(fā)生如下代碼改變時(shí)，出現(xiàn)大的DNL：要被輸入到具有大的接通電阻變化的開關(guān)200和201的數(shù)字輸入信號(hào)D0和D1從“1”改變到“0”，例如，當(dāng)代碼從“3”改變到“4”時(shí)。而利用如圖14A所示的D/A轉(zhuǎn)換器1A，如圖14B所示，每兩個(gè)代碼出現(xiàn)的波峰波形的峰值較小。例如，利用D/A轉(zhuǎn)換器1A，從代碼“4”開始每八個(gè)代碼出現(xiàn)的波峰波形的峰值明顯較小?？梢哉J(rèn)為，這是因?yàn)楦鶕?jù)代碼4、12、20、28、36、44、52和60，LSB側(cè)的節(jié)點(diǎn)被盡可能設(shè)置為開路狀態(tài)，從而可以減小GND線側(cè)的接通電阻的變化。根據(jù)上述變形例，提供耦接到電阻器R11至R15當(dāng)中的多個(gè)電阻器R11和R12的第一端子的電阻器R21和R22。然而，這不是限制性的。例如，如圖16所示的D/A轉(zhuǎn)換器1B，提供耦接到電阻器R11至R15中之一（在此情況下是電阻器R12：第二電阻器）的第一端子的電阻器R22（第三電阻器），并且開關(guān)電路S2（第二開關(guān)電路）耦接到電阻器R22。換句話說，利用D/A轉(zhuǎn)換器1B，省略了如圖12所示的D/A轉(zhuǎn)換器1A中的電阻器R21和開關(guān)電路S1。利用這樣的D/A轉(zhuǎn)換器1B，具有大的接通電阻的晶體管（LSB側(cè)的晶體管）盡可能不接通，以根據(jù)設(shè)置代碼輸出具有期望電壓值的模擬信號(hào)Vo。例如，根據(jù)從LSB到比與耦接到電阻器R22的第一端子的電阻器R12相對(duì)應(yīng)的數(shù)字輸入信號(hào)D2（第一位）低一位的數(shù)字輸入信號(hào)D1“0”重復(fù)出現(xiàn)，并且“1”作為數(shù)字輸入信號(hào)D2出現(xiàn)的代碼，與數(shù)字輸入信號(hào)D0和D1相對(duì)應(yīng)的節(jié)點(diǎn)N1、N0、NS1和NS0被設(shè)置為高阻抗?fàn)顟B(tài)。根據(jù)該代碼，與數(shù)字輸入信號(hào)D2相對(duì)應(yīng)的開關(guān)電路S2接通并且節(jié)點(diǎn)NS2被設(shè)置為L電平。因此，具有大的接通電阻的晶體管（LSB側(cè)的晶體管）盡可能不接通，并且在MSB側(cè)的具有小的接通電阻和變化的晶體管接通，從而提供與上述實(shí)施例的效果類似的效果。圖17A示出D/A轉(zhuǎn)換器1B，其中在開關(guān)電路SW5至SW0、S2和S0當(dāng)中的開關(guān)電路SW2至SW0、S2和S0的接通電阻中出現(xiàn)大的變化。例如，開關(guān)電路SW5至SW2的接通電阻是如圖2所示的電阻“A”、“B”、“C”和“D”，即，相對(duì)于開關(guān)電路SW5的基準(zhǔn)電壓以二進(jìn)制比加權(quán)的電阻。而開關(guān)電路SW2至SW0、S2和S0的接通電阻都是如圖2所示的電阻“D”。因此，開關(guān)電路SW2至SW0、S2和S0的接通電阻不以二進(jìn)制比加權(quán)，并且這些接通電阻的變化增加。圖17B示出如圖17A所示的D/A轉(zhuǎn)換器1B的DNL波形，圖17C示出如圖14A所示的D/A轉(zhuǎn)換器1A的DNL波形（參見實(shí)線）、如圖17A所示的D/A轉(zhuǎn)換器1B的DNL波形（參見點(diǎn)劃線）和如圖15A所示的傳統(tǒng)D/A轉(zhuǎn)換器100的DNL波形（參見虛線）。圖17C放大示出根據(jù)代碼“0”至“16”的DNL。利用如圖17B所示的D/A轉(zhuǎn)換器1B，從代碼“4”開始每八個(gè)代碼出現(xiàn)的波峰波形的峰值小于如圖15B所示的傳統(tǒng)D/A轉(zhuǎn)換器100的波峰波形的峰值。可以認(rèn)為，這是因?yàn)楦鶕?jù)代碼4、12、20、28、36、44、52和60，LSB側(cè)的節(jié)點(diǎn)被盡可能設(shè)置為開路狀態(tài)，從而可以減小GND線側(cè)的接通電阻的變化。此外，如圖17C所示，利用如圖14A和圖17B中分別示出的D/A轉(zhuǎn)換器1A和1B，根據(jù)代碼4、12、20、28、36、44、52和60的DNL小于傳統(tǒng)D/A轉(zhuǎn)換器100的DNL。此外，利用如圖14A所示的D/A轉(zhuǎn)換器1A，根據(jù)除了上述代碼4、12、20、28、36、44、52和60以外的代碼的DNL總體上小于如圖17B所示的D/A轉(zhuǎn)換器1B的DNL。結(jié)果，與電阻器R22耦接到一個(gè)電阻器R12的第一端子時(shí)相比，當(dāng)電阻器R21和R22耦接到電阻器R11至R15當(dāng)中的多個(gè)電阻器R11和R12的第一端子時(shí)可以獲得明顯更好的DNL特性。根據(jù)上述實(shí)施例和變形例，具有大的接通電阻的晶體管（LSB側(cè)的晶體管）盡可能不接通，從而根據(jù)從LSB開始“0”重復(fù)一次或更多次的代碼，輸出具有期望電壓值的模擬信號(hào)Vo。這不是限制性的，并且具有大的接通電阻的晶體管可以盡可能不接通，從而根據(jù)例如從LSB開始“1”重復(fù)一次或更多次的代碼，輸出具有期望電壓值的模擬信號(hào)Vo。在此情況下，例如，如圖18所示，開關(guān)電路S0至S5插入并耦接在節(jié)點(diǎn)NS0至NS5和VD線之間。此外，開關(guān)電路S0至S5中的晶體管T0至T5從N溝道MOS晶體管改變?yōu)镻溝道MOS晶體管。利用如圖18所示的D/A轉(zhuǎn)換器1C，根據(jù)從LSB開始“1”重復(fù)一次或更多次的代碼，與從LSB開始“1”重復(fù)之后第一次成為“0”的數(shù)字輸入信號(hào)相對(duì)應(yīng)的節(jié)點(diǎn)NS1至NS5被設(shè)置為H電平，并且設(shè)置于被設(shè)置為H電平的節(jié)點(diǎn)的LSB側(cè)的所有節(jié)點(diǎn)都被設(shè)置為開路狀態(tài)。根據(jù)第一次成為“0”的數(shù)字輸入信號(hào)，與傳統(tǒng)D/A轉(zhuǎn)換器100的電壓狀態(tài)類似地設(shè)置MSB側(cè)（高位側(cè)）的電壓狀態(tài)（連接狀態(tài)）。因此，當(dāng)從LSB側(cè)開始“1”重復(fù)一次或更多次時(shí)，與作為“1”的數(shù)字輸入信號(hào)相對(duì)應(yīng)的LSB側(cè)的節(jié)點(diǎn)被設(shè)置為開路狀態(tài)，從而具有高接通電阻的LSB側(cè)的晶體管盡可能不接通。因此，可以提供與上述實(shí)施例的效果類似的效果。利用D/A轉(zhuǎn)換器1C，根據(jù)作為LSB的數(shù)字輸入信號(hào)D0為“0”的代碼，響應(yīng)于數(shù)字輸入信號(hào)D0至D5，節(jié)點(diǎn)N0至N5耦接到GND線或者VD線。此外，與LSB相對(duì)應(yīng)的開關(guān)電路S0的節(jié)點(diǎn)NS0耦接到VD線，并且其他開關(guān)電路S1至S5的節(jié)點(diǎn)NS1至NS5被設(shè)置為開路狀態(tài)。因此，利用如圖18所示的D/A轉(zhuǎn)換器1C，當(dāng)代碼為“0”時(shí)的模擬信號(hào)Vo是0.1[V]，而當(dāng)代碼是“63”時(shí)的模擬信號(hào)Vo是6.4[V]。根據(jù)如圖12和圖16所示的變形例，與根據(jù)上述實(shí)施例的開關(guān)電路SW3至SW5類似，耦接到其第一端子未耦接到第三電阻器（例如，電阻器R23至R25）的電阻器R13至R15的開關(guān)電路SW3至SW5也采用三態(tài)緩沖電路。這不是限制性的，并且從耦接到設(shè)置于最高有效位的第三電阻器（在此情況下是電阻器R22）的電阻器R1和R2之間的節(jié)點(diǎn)，設(shè)置于第二輸出端子側(cè)的開關(guān)電路SW3至SW5可以改變?yōu)榕c傳統(tǒng)D/A轉(zhuǎn)換器100中的開關(guān)200至205類似的CMOS反相器電路。換句話說，只要開關(guān)電路SW0至SW5當(dāng)中至少開關(guān)電路SW0至SW2是三態(tài)緩沖電路時(shí)，開關(guān)電路SW0至SW2耦接到電阻器R10至R12即可，其中電阻器R10至R12的第一端子耦接在位于電阻器R1和R2之間的節(jié)點(diǎn)與第一輸出端子（電阻器R0的第一端子）之間，作為第三電阻器的一個(gè)示例的電阻22的第一端子耦接到電阻器R1和R2。上述實(shí)施例和變形例采用R-2R梯形電阻器類型的6位D/A轉(zhuǎn)換器1、1A至1C，但是D/A轉(zhuǎn)換器1、1A至1C的位數(shù)可以適當(dāng)改變。根據(jù)上述實(shí)施例和變形例，高電壓VD被設(shè)置為6.4[V]，低電壓GND被設(shè)置為0.0[V]，但是這些電壓值可以適當(dāng)改變。本文引用的所有示例和有條件的語言都意圖用于教導(dǎo)的目的，以幫助讀者更深入地理解本發(fā)明的原理和由發(fā)明人提出的概念，并且不應(yīng)當(dāng)理解為局限于這些特別引用的示例和條件，本說明書中的這些示例的組織也不涉及本發(fā)明優(yōu)劣的表現(xiàn)。盡管已經(jīng)詳細(xì)描述了本發(fā)明的實(shí)施例，但是應(yīng)當(dāng)理解，在不偏離本發(fā)明的精神和范圍的情況下，可以對(duì)其進(jìn)行各種變更、替換和修改。