查找表的制作方法
【專利摘要】本發(fā)明涉及一種查找表(1000)，所述查找表包括：多個(gè)寄存器信號(hào)(r0-r3)；多個(gè)輸入信號(hào)(A、A'、B、B')；至少一個(gè)輸出信號(hào)(Y)；以及多個(gè)通柵(1111-1114)，其中，所述多個(gè)通柵中的至少第一通柵(1111)通過所述多個(gè)輸入信號(hào)中的第一輸入信號(hào)(A')并且通過所述多個(gè)寄存器信號(hào)中的至少第一寄存器信號(hào)(r3)來控制，使得所述寄存器信號(hào)(r3)在所述第一通柵的操作上具有優(yōu)于所述輸入信號(hào)(A')的優(yōu)先級(jí)。
【專利說明】查找表
[0001] 本發(fā)明涉及電子領(lǐng)域，具體地，涉及半導(dǎo)體領(lǐng)域。
[0002] 對(duì)于在半導(dǎo)體電路內(nèi)實(shí)現(xiàn)功能來說，在所謂的專用集成電路（ASIC)中使用大量 的標(biāo)準(zhǔn)單元是習(xí)以為常的。這種方法的優(yōu)點(diǎn)是提供緊湊的解決方案，而且快速執(zhí)行指令。然 而，實(shí)現(xiàn)ASIC需要高水平的投資，這是因?yàn)楸仨毿纬烧M光刻掩模。另外，一旦最終完成， 就不能改變ASIC的形態(tài)和功能。
[0003] 作為另選的更靈活的解決方案，使用現(xiàn)場(chǎng)可編程門陣列（FPGA)電路。在FPGA單 元中，提供多個(gè)寄存器以及邏輯資源；通過適當(dāng)?shù)卦O(shè)置寄存器和邏輯部，可以在FPGA單元 的任何兩個(gè)或更多個(gè)輸入之間實(shí)現(xiàn)任何布爾或順序函數(shù)。
[0004] 具體地，F(xiàn)PGA單元通常包含一個(gè)或多個(gè)查找表，用于實(shí)現(xiàn)可編程邏輯功能。
[0005] 圖9示出這種示例性查找表9000。
[0006] 查找表9000接收兩個(gè)輸入信號(hào)A和B。查找表還包括多個(gè)寄存器9101-9104。根 據(jù)指派給寄存器的邏輯值，查找表9000將實(shí)現(xiàn)兩個(gè)輸入信號(hào)A和B的任何布爾函數(shù)。
[0007] 為了這么做，查找表9000包括連接在多個(gè)寄存器9101-9104和輸出節(jié)點(diǎn)OUT之間 的多個(gè)通柵（pass gate)9201-9206。多個(gè)通柵9201-9206通過輸入信號(hào)A和B及其各自取 反形式Z和互來控制。通過分別連接到輸入信號(hào)A和輸入信號(hào)B的反相器9301和9302得 至IJ輸入信號(hào)A和B的取反。
[0008] 得益于這種構(gòu)造，根據(jù)指派給寄存器9101-9104的值，可以得到輸入信號(hào)A和B的 任何布爾函數(shù)。
[0009] 例如，如所示出的，假設(shè)通柵9201-9206均由單個(gè)NM0S晶體管實(shí)現(xiàn)，當(dāng)寄存器 9101-9104分別被設(shè)置成值0、1、1和1時(shí)，通過輸入信號(hào)A和B在輸出節(jié)點(diǎn)OUT實(shí)現(xiàn)的函數(shù) 對(duì)應(yīng)于"或（0R) "函數(shù)。例如，如果輸入信號(hào)A被設(shè)置為1而輸入信號(hào)B被設(shè)置為0,則通柵 920U9204和9206將導(dǎo)通，而通柵9202、9205和9203將斷開。進(jìn)而，這意味著寄存器9103 的輸出將連接到節(jié)點(diǎn)9402,節(jié)點(diǎn)9402本身將連接到輸出節(jié)點(diǎn)OUT。因此，輸出節(jié)點(diǎn)OUT將 被設(shè)置為1，對(duì)應(yīng)于分別被設(shè)置為〇和1的輸入信號(hào)A和B的或函數(shù)的結(jié)果。
[0010] 下面，將參照?qǐng)D10A和10B描述查找表的可能物理實(shí)現(xiàn)。
[0011] 圖10A示出查找表的可能布局10000。圖10B示出圖10A的放大部分。
[0012] 在圖9中，為了便于陳述，用單個(gè)NM0S晶體管實(shí)現(xiàn)通柵9201-9206中的每個(gè)。然 而，實(shí)際上，通常將NM0S晶體管和PM0S晶體管的互補(bǔ)CMOS對(duì)用于每個(gè)通柵。因此，圖10A 的布局10000示出其中用晶體管的CMOS對(duì)實(shí)現(xiàn)每個(gè)通柵的情況。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng) 理解，通過圖9的查找表和圖10A的查找表執(zhí)行的功能基本上等同。
[0013] 具體地，如圖10A中可以看到的，布局10000包括三個(gè)區(qū)域10100-10300。這三個(gè) 區(qū)域10100-10300彼此基本上類似，因?yàn)樗鼈冎械拿總€(gè)包括兩個(gè)NM0S晶體管10130、10140 和兩個(gè)PM0S晶體管1110、10120。另外，區(qū)域10100-10300中的每個(gè)基于兩個(gè)輸入信號(hào)A和 B以及其取反形式Z和亙、兩個(gè)寄存器信號(hào)和一個(gè)輸出進(jìn)行操作。
[0014] 如在圖10B中可以看到的，區(qū)域10100包括兩個(gè)PM0S晶體管10110和10120以及 兩個(gè)NMOS晶體管10130和10140。晶體管10110和10130對(duì)應(yīng)于通柵9201的CMOS實(shí)現(xiàn)， 而晶體管10120和10140對(duì)應(yīng)于通柵9202的CMOS實(shí)現(xiàn)。
[0015] 黑色方形（諸如，方形10112)指示到晶體管的漏和源的連接。晶體管10110-10140 的柵分別為柵10111-10141。在區(qū)域10100的情況下，這四個(gè)柵10111-10141分別連接到輸 入信號(hào)A、A、A和I。圖10A中指示其余區(qū)域10200和10300的柵連接。
[0016] 為了將晶體管10110-10140的漏/源連接到由寄存器9101-9104(在圖10A和圖 10B中未示出）發(fā)出的寄存器信號(hào)中的任一個(gè)，和/或連接到諸如節(jié)點(diǎn)9401和9402的查找 表的內(nèi)部節(jié)點(diǎn)和/或連接到輸出節(jié)點(diǎn)0UT，設(shè)置連接線10150、10160和10170。
[0017] 在區(qū)域10100的情況下，連接線10150將寄存器9101連接到晶體管10110和 10130,從而用作通柵9201，而連接線10160將寄存器9102連接到晶體管10120和10140,從 而用作通柵9202。同時(shí)，連接線10170將晶體管10110-10140連接到內(nèi)部查找表節(jié)點(diǎn)9401。
[0018] 針對(duì)區(qū)域10200設(shè)置對(duì)應(yīng)的布置，從而實(shí)現(xiàn)通柵9204和9205,并且針對(duì)區(qū)域 10300,實(shí)現(xiàn)通柵9203和9206。
[0019] 可以改進(jìn)借助圖10A的布局的示意性的查找表9000及其物理實(shí)現(xiàn)。
[0020] 具體地，輸出節(jié)點(diǎn)OUT經(jīng)由多個(gè)通柵9201-9206直接連接到寄存器9101-9104。因 此，寄存器9101-9104必須具有高得足以驅(qū)動(dòng)輸出節(jié)點(diǎn)OUT的負(fù)載的電流驅(qū)動(dòng)能力。進(jìn)而， 這意味著不能用小寄存器實(shí)現(xiàn)這種構(gòu)造，這是因?yàn)樾〖拇嫫鲗⑷狈线m的電流驅(qū)動(dòng)能力。 具體地，對(duì)于這種構(gòu)造，小SRAM、小DRAM和使用閃存技術(shù)實(shí)現(xiàn)的寄存器通常不夠強(qiáng)。
[0021] 此外，從寄存器9101-9104中的每個(gè)到輸出節(jié)點(diǎn)OUT的信號(hào)必須穿過通柵 9201-9206中的數(shù)個(gè)通柵。這增加了傳播延遲，因此增加了電路的操作頻率。
[0022] 此外，每通過通柵9201-9206,信號(hào)強(qiáng)度就減小。例如，在NM0S或PM0S通柵的情況 下，電壓降低。更一般地，由于通柵的寄生導(dǎo)通（0N)電阻，導(dǎo)致信號(hào)強(qiáng)度減小。這被轉(zhuǎn)變成 創(chuàng)建信號(hào)的延遲和/或?qū)υ肼暤拿舾?。因此，在通?201-9206之間插入中繼器是習(xí)以為 常的。然而，這進(jìn)一步增加了延遲，從而進(jìn)一步使電路的操作頻率變慢。
[0023] 另外，當(dāng)將多個(gè)查找表9000集成在單個(gè)電路中時(shí)，如圖10A所示的按三角形布局 的區(qū)域10100-10300的布置使得難以實(shí)現(xiàn)緊湊和密集的布局。這對(duì)FPGA的成本以及可靠 性有影響，這是因?yàn)椴灰?guī)則的布局使得制造更困難。
[0024] 盡管通過將這3個(gè)區(qū)域布置成直線可以解決這個(gè)問題，但是由于因?yàn)閰^(qū)域10100 和10200之中的一個(gè)將相比于其它區(qū)域被放置得離區(qū)域10300更遠(yuǎn)而所得的構(gòu)造放寬了對(duì) 稱性和速度，所以這個(gè)解決方案并不理想。
[0025] 已經(jīng)相對(duì)于上述問題做出本發(fā)明。
[0026] 具體地，本發(fā)明的目的是實(shí)現(xiàn)查找表，該查找表可以在小的硅面積上實(shí)現(xiàn)快速操 作頻率和低功耗。
[0027] 通過本發(fā)明實(shí)現(xiàn)這種方法。
[0028] 更具體地，本發(fā)明可以涉及一種查找表，所述查找表包括：多個(gè)寄存器信號(hào)；多個(gè) 輸入信號(hào)；至少一個(gè)輸出信號(hào)；多個(gè)通柵，其中所述多個(gè)通柵中的至少第一通柵通過所述 多個(gè)輸入信號(hào)中的至少第一輸入信號(hào)并且通過所述多個(gè)寄存器信號(hào)中的至少第一寄存器 信號(hào)來控制，使得所述寄存器信號(hào)在所述第一通柵的操作上比所述輸入信號(hào)優(yōu)先。
[0029] 得益于此方法，可以實(shí)現(xiàn)如下的查找表：寄存器信號(hào)不直接驅(qū)動(dòng)輸出節(jié)點(diǎn)，從而使 得可以使用小的寄存器。
[0030] 在一些有利的實(shí)施方式中，所述第一通柵可被構(gòu)造成：
[0031] 一當(dāng)所述第一寄存器信號(hào)具有獨(dú)立于所述第一輸入信號(hào)的邏輯值的第一邏輯值 時(shí)斷開；
[0032] -當(dāng)所述第一寄存器信號(hào)具有與所述第一邏輯值相反的第二邏輯值并且所述第 一輸入信號(hào)具有所述第一邏輯值時(shí)斷開；
[0033] -當(dāng)所述第一寄存器信號(hào)具有所述第二邏輯值并且所述第一輸入信號(hào)具有所述 第二邏輯值時(shí)閉合。
[0034] 利益于此方法，可以通過為寄存器信號(hào)賦予比輸入信號(hào)高的優(yōu)先級(jí)來控制通柵。
[0035] 在一些有利的實(shí)施方式中，多個(gè)通柵還可以包括第二通柵；所述第一通柵和所述 第二通柵可以具有互補(bǔ)的行為。
[0036] 得益于此方法，可以分別通過第一通柵和互補(bǔ)的第二通柵將輸出連接到諸如高壓 信號(hào)和低壓信號(hào)的互補(bǔ)信號(hào)。
[0037] 在一些有利的實(shí)施方式中，所述第一通柵可以連接在第一節(jié)點(diǎn)和所述輸出信號(hào)之 間，并且所述第二通柵可以連接在第二節(jié)點(diǎn)和所述輸出信號(hào)之間；所述第一節(jié)點(diǎn)可以具有 高于所述第二節(jié)點(diǎn)的電壓電平。
[0038] 得益于此方法，可以通過第一節(jié)點(diǎn)和第二節(jié)點(diǎn)驅(qū)動(dòng)輸出節(jié)點(diǎn)，所述第一節(jié)點(diǎn)和第 二節(jié)點(diǎn)可以被設(shè)計(jì)成具有高電流驅(qū)動(dòng)能力，從而允許輸出信號(hào)的更快的充電/放電。
[0039] 在一些有利的實(shí)施方式中，所述第一通柵可以包括具有第一柵和第二柵的雙柵晶 體管；所述輸入信號(hào)可以連接到所述第一柵和所述第二柵當(dāng)中的一個(gè)，所述寄存器信號(hào)可 以連接到所述第一柵和所述第二柵當(dāng)中的另外一個(gè)。
[0040] 得益于此方法，可以實(shí)現(xiàn)具有緊湊結(jié)構(gòu)的通柵。
[0041] 在一些有利的實(shí)施方式中，所述雙柵晶體管可以是具有頂柵和底柵的SOI晶體 管；所述第一柵可以是頂柵，所述第二柵可以是底柵。
[0042] 利益于此方法，可以用標(biāo)準(zhǔn)SOI技術(shù)實(shí)現(xiàn)所述查找表。另選地，通過選擇底柵作為 所述第二柵，公共的第二柵可以在多個(gè)通柵中被共用。
[0043] 在一些有利的實(shí)施方式中，所述雙柵晶體管可以是具有至少兩個(gè)獨(dú)立柵的 FINFET〇
[0044] 得益于此方法，可以在不采用SOI晶體管的情況下用緊湊方式實(shí)現(xiàn)查找表。
[0045] 在一些有利的實(shí)施方式中，多個(gè)通柵可以被劃分成群組；相同群組的所有通柵可 以通過相同的寄存器信號(hào)來控制；每個(gè)群組與所述多個(gè)寄存器信號(hào)中的不同的一個(gè)關(guān)聯(lián)； 相同群組的每個(gè)通柵可以通過不同的輸入信號(hào)來控制；每個(gè)群組與全部所述多個(gè)輸入信號(hào) 關(guān)聯(lián)。
[0046] 得益于此方法，可以將所述查找表擴(kuò)展至任何數(shù)量的輸入信號(hào)。
[0047] 此外，本發(fā)明可以涉及一種FPGA，所述FPGA包括至少一個(gè)根據(jù)以上實(shí)施方式的查 找表。
[0048] 得益于此方法，可以實(shí)現(xiàn)緊湊的FPGA。此外，由于密集布局，可以降低成本。另外， 得益于通過電壓節(jié)點(diǎn)而不是寄存器信號(hào)驅(qū)動(dòng)輸出信號(hào)，可以確?？焖俨僮?。此外，得益于實(shí) 現(xiàn)規(guī)則布局的可能性，可以提高制造良率。
[0049] 另外，相關(guān)的實(shí)施方式可以涉及一種查找表架構(gòu)，所述查找表架構(gòu)包括：寄存器群 組，其包括多個(gè)寄存器，被構(gòu)造成發(fā)出寄存器信號(hào)；可編程邏輯部，其包括多個(gè)被構(gòu)造成至 少通過所述寄存器信號(hào)控制的多個(gè)通柵；所述寄存器群組和所述可編程邏輯部形成查找 表，其中按單個(gè)方向放置通柵。
[0050] 得益于此方法，可以實(shí)現(xiàn)查找表架構(gòu)的密集布局。
[0051] 在相關(guān)的實(shí)施方式中，可以將每個(gè)通柵放置在基本上與發(fā)出控制通柵的寄存器信 號(hào)的寄存器對(duì)齊的位置上。
[0052] 得益于此方法，可以使寄存器信號(hào)的連接具有簡(jiǎn)單的走線和簡(jiǎn)單的定時(shí)管理。
[0053] 在相關(guān)的實(shí)施方式中，可以將寄存器放置在可編程邏輯部的一側(cè)。
[0054] 得益于此方法，可以共用諸如電源互連、解碼互連等的對(duì)所有寄存器共用的互連。
[0055] 在相關(guān)的實(shí)施方式中，可以在可編程邏輯部的兩側(cè)以交錯(cuò)方式放置寄存器。
[0056] 得益于此方法，可以使用節(jié)距（pitch)大于通柵的節(jié)距的寄存器。
[0057] 在相關(guān)的實(shí)施方式中，查找表架構(gòu)還可以包括形成多個(gè)查找表的多個(gè)寄存器群組 和多個(gè)可編程邏輯部，其中可以彼此緊鄰地放置所述多個(gè)查找表，使得通過至少一個(gè)寄存 器群組將任何可編程邏輯部與相鄰的可編程邏輯部分離。
[0058] 得益于此方法，可以將查找表架構(gòu)擴(kuò)展成容納任何數(shù)量的查找表，同時(shí)有利地允 許用于設(shè)置寄存器的信號(hào)的規(guī)則走線。
[0059] 在相關(guān)的實(shí)施方式中，查找表架構(gòu)還可以包括至少一個(gè)標(biāo)準(zhǔn)單元塊，所述至少一 個(gè)標(biāo)準(zhǔn)單元塊包括多個(gè)標(biāo)準(zhǔn)單元，其中可以沿著至少一個(gè)查找表和/或至少一個(gè)寄存器組 放置所述標(biāo)準(zhǔn)單元塊。
[0060] 利益于此方法，可以以密集方式將標(biāo)準(zhǔn)單元集成在查找表架構(gòu)內(nèi)。
[0061] 在相關(guān)的實(shí)施方式中，查找表架構(gòu)還可以包括：解碼器單元，其被構(gòu)造成選擇所述 多個(gè)寄存器中的一個(gè)或更多個(gè)；數(shù)據(jù)單元，其被構(gòu)造成設(shè)置由所述解碼器單元選擇的寄存 器內(nèi)的值。
[0062] 得益于此方法，可以實(shí)現(xiàn)對(duì)查找表架構(gòu)的行為的編程。
[0063] 在相關(guān)的實(shí)施方式中，查找表架構(gòu)還可以包括：第一金屬層，其被構(gòu)造成實(shí)現(xiàn)到可 編程邏輯部的內(nèi)部節(jié)點(diǎn)的連接和/或寄存器群組的解碼連接和/或寄存器組的電力連接； 第二金屬層，其被構(gòu)造用于實(shí)現(xiàn)寄存器群組的數(shù)據(jù)連接。
[0064] 得益于此方法，可以僅用兩個(gè)金屬層將查找表架構(gòu)編程并且使查找表架構(gòu)操作。
[0065] 在相關(guān)的實(shí)施方式中，多個(gè)通柵中的至少一個(gè)可以包括具有第一柵和第二柵的雙 柵晶體管。
[0066] 得益于此方法，可以實(shí)現(xiàn)密集布局。
[0067] 在相關(guān)的實(shí)施方式中，雙柵晶體管可以是具有頂柵和底柵的SOI晶體管；所述第 一柵可以是頂柵，所述第二柵可以是底柵。
[0068] 得益于此方法，可以用標(biāo)準(zhǔn)SOI技術(shù)實(shí)現(xiàn)查找表。另外，通過選擇底柵作為所述第 二柵，在多個(gè)通柵之中，可以共用公共的第二柵。
[0069] 在相關(guān)的實(shí)施方式中，雙柵晶體管可以是具有至少兩個(gè)獨(dú)立柵的FINFET。
[0070] 得益于此方法，可以在不采用SOI晶體管的情況下，用緊湊方式實(shí)現(xiàn)查找表。
[0071] 在相關(guān)的實(shí)施方式中，本發(fā)明可以涉及一種FPGA，所述FPGA包括根據(jù)之前實(shí)施方 式中的任一個(gè)的至少一個(gè)查找表架構(gòu)。
[0072] 利益于此方法，可以得到具有密集和/或規(guī)則布局的FPGA。這允許制造更簡(jiǎn)單并 且更便宜以及在FPGA的集成和可擴(kuò)展性方面節(jié)省成本，這是因?yàn)榭梢詫⒉檎冶砑軜?gòu)擴(kuò)展 成針對(duì)任何數(shù)量的輸入。
[0073] 下文中，將使用有利的實(shí)施方式并參照附圖用示例的方式更詳細(xì)地描述本發(fā)明。 所描述的實(shí)施方式只是可能構(gòu)造，然而單個(gè)特征如上所述可以彼此獨(dú)立地實(shí)現(xiàn)或者可以省 略。附圖中示出的相同的元件設(shè)置有相同的標(biāo)號(hào)?？梢允÷耘c不同附圖中示出的相同元件 相關(guān)的部分描述。在附圖中：
[0074] 圖1示出根據(jù)本發(fā)明的實(shí)施方式的查找表1000的示意圖；
[0075] 圖2示出圖1的查找表1000的行為的示意圖；
[0076] 圖3示出根據(jù)本發(fā)明的實(shí)施方式的圖1的查找表1000的示意性布局3000 ;
[0077] 圖4示意性示出根據(jù)本發(fā)明的查找表4000的其它實(shí)施方式；
[0078] 圖5示意性示出根據(jù)本發(fā)明的實(shí)施方式的代表圖4的查找表4000的可能實(shí)現(xiàn)方 式的布局5000 ;
[0079] 圖6不意性不出根據(jù)本發(fā)明的其它實(shí)施方式的查找表6000 ;
[0080] 圖7示意性示出根據(jù)本發(fā)明的其它實(shí)施方式的包括多個(gè)查找表7000的電路 7000 ；
[0081] 圖8示意性示出根據(jù)本發(fā)明的其它實(shí)施方式的包括多個(gè)查找表8000的電路 8000 ；
[0082] 圖9示出示例性查找表9000 ;
[0083] 圖10A示出圖9的查找表9000的可能布局10000 ;
[0084] 圖10B示出圖10A的放大部分。
[0085] 如在示出根據(jù)本發(fā)明的實(shí)施方式的查找表1000的示意性視圖的圖1中可以看到 的，查找表1000接收兩個(gè)輸入信號(hào)A和B及它們各自取反形式A'和B'以及多個(gè)寄存器信 號(hào)r〇-r3?；谥概山o多個(gè)寄存器信號(hào)r〇-r3的值，查找表1000允許實(shí)現(xiàn)輸入信號(hào)A和B 的任何布爾函數(shù)，如下面將要描述的。
[0086] 盡管在附圖中未示出，但本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)清楚，可以輸入輸入信號(hào)A、A'、B 和B'，或者可以輸入輸入信號(hào)A和B中的任一個(gè)并且通過反相器得到其取反形式。
[0087] 另外，盡管在附圖中未示出，但可以由查找表9000內(nèi)包括的多個(gè)寄存器提供寄存 器信號(hào)。
[0088] 另外，查找表1000提供輸出信息Y。輸出信號(hào)Y的值取決于查找表1000基于寄存 器信號(hào)r〇-r3的值實(shí)現(xiàn)的布爾函數(shù)，并且取決于輸入信號(hào)A和B的值，如下面將描述的。
[0089] 查找表100包括數(shù)個(gè)通柵。具體地，查找表100是模塊化的并且包括四個(gè)區(qū)域 1100-1400,每個(gè)區(qū)域包括四個(gè)通柵1111-1114。在下面，將提供對(duì)區(qū)域1100的描述。除了 其余的區(qū)域1200-1400與輸入信號(hào)和寄存器信號(hào)的連接，用基本類似的方式構(gòu)造其余的區(qū) 域1200-1400,如圖1所指示的。
[0090] 區(qū)域1100包括四個(gè)通柵1111-1114。通柵1111和1112連接在高壓電源1021和 輸出節(jié)點(diǎn)Y之間。通柵1113和1114連接在低壓電源1022和輸出節(jié)點(diǎn)Y之間。
[0091] 高壓電源1021可以例如是FPGA電路的電源，而低壓電源1022可以例如是FPGA 電路的地節(jié)點(diǎn)。然而，這僅僅是一個(gè)示例，本發(fā)明不限于此。更一般地，為了圖1中示出的 實(shí)施方式的目的，節(jié)點(diǎn)1021具有比節(jié)點(diǎn)1022高的電壓值是足夠的。
[0092] 通柵1111-1114中的每個(gè)受兩個(gè)信號(hào)控制。
[0093] 具體地，在本實(shí)施方式中，通過一個(gè)具有第一柵1111A和第二柵1111B的雙柵晶 體管實(shí)現(xiàn)通柵1111-1114中的每個(gè)。然而，本發(fā)明不限于此，可以使用如下所述實(shí)現(xiàn)通柵 1111-1114的功能的任何結(jié)構(gòu)來替代雙柵晶體管。
[0094] 圖1描述具體的實(shí)施方式，在該實(shí)施方式中用SOI技術(shù)實(shí)現(xiàn)用作通柵1111-1114 的雙柵晶體管。然而，本發(fā)明不限于此，可以用提供具有多個(gè)獨(dú)立柵的晶體管（諸如， FINFET)的任何技術(shù)實(shí)現(xiàn)雙柵晶體管。
[0095] 如在圖1中可以看到的，實(shí)現(xiàn)通柵1111-1114的雙柵晶體管中的每個(gè)的第一柵 1111A連接到輸入信號(hào)A、B以及它們的取反形式A'和B'當(dāng)中的一個(gè)輸入信號(hào)。另一方面， 區(qū)域1100的所有的第二柵111B連接到寄存器信號(hào)r3。
[0096] 甚至更具體地，用作通柵1111的雙柵PM0S晶體管的第一柵1111A連接到輸入信 息A'，而第二柵1111B連接到寄存器信號(hào)r3。用作通柵1112的雙柵PM0S晶體管的第一柵 1111A連接到輸入信號(hào)B'，而第二柵1111B連接到寄存器信號(hào)r3。用作通柵1113的雙柵 NM0S晶體管的第一柵111 1A連接到輸入信號(hào)A，而第二柵111 1B連接到寄存器r3。最后，用 作通柵1114的雙柵NM0S晶體管的第一柵111 1A連接到輸入信號(hào)B，而第二柵111 1B連接到 寄存器r3。
[0097] 如所示出的，由于信號(hào)被輸入至每個(gè)通柵，導(dǎo)致區(qū)域1200-1400的通柵1111-1114 的連接不同于區(qū)域11 〇〇的通柵的連接。一般地，在所有區(qū)域中，輸出節(jié)點(diǎn)Y連接在通柵1112 和1113之間。一般地，低壓節(jié)點(diǎn)1022是所有區(qū)域共用的，高壓節(jié)點(diǎn)1021同樣如此。另外， 用作通柵1111-1114的雙柵晶體管的第二柵連接到區(qū)域1200-1400分別的單個(gè)寄存器信號(hào) r2-r0〇
[0098] 現(xiàn)在，將參照PM0S雙柵晶體管（諸如，針對(duì)用作通柵1111-1112的那個(gè)）描述通 柵1111-1114中的每個(gè)的行為。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)清楚，用雙柵NM0S晶體管（諸如， 用作通柵1113和1114的那個(gè)）實(shí)現(xiàn)的通柵具有互補(bǔ)行為。
[0099] 實(shí)現(xiàn)通柵1111和1112的雙柵PM0S晶體管使得它們的行為主要由它們的連接到 寄存器信號(hào)r3的第二柵1111B決定，其次由它們的分別連接到輸入信號(hào)A和B的第一柵 1111A決定。
[0100] 更具體地，當(dāng)用作通柵1111或1112的PM0S雙柵晶體管的第二柵1111B連接到邏 輯值為1的高邏輯信號(hào)時(shí)，PM0S晶體管將獨(dú)立于應(yīng)用于其第一柵1111A的值而斷開（S卩，不 導(dǎo)通）。另一方面，當(dāng)?shù)诙?111B被設(shè)置為邏輯值為0的低邏輯值時(shí)，如果第一柵1111A 被設(shè)置為低邏輯值〇,則晶體管將是閉合的（即，導(dǎo)通），而如果第一柵111 1A被設(shè)置為高邏 輯值1，則晶體管將是斷開的（即，不導(dǎo)通）。
[0101] 換句話說，當(dāng)?shù)诙?111B被設(shè)置為高邏輯值1時(shí)，晶體管一直斷開，而當(dāng)?shù)诙?1111B上的信號(hào)被設(shè)置為低邏輯值0時(shí)，晶體管表現(xiàn)為標(biāo)準(zhǔn)單柵PM0S晶體管。也就是說，在 通柵操作時(shí)，第二柵1111B的優(yōu)先級(jí)高于第一柵1111A。
[0102] 本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，盡管圖1的實(shí)施方式示出雙柵晶體管1111-1114的 前柵和背柵分別為第一柵1111A和背柵1111B，但本發(fā)明不限于此。另選地，頂柵和背柵可 以分別為第二柵1111B和第一柵1111A。
[0103] 此外，盡管已將通柵1111-1114描述為均由雙柵晶體管（由SOI雙柵晶體管或 FINFET)實(shí)現(xiàn)，但本發(fā)明不限于此，可以使用允許上述行為的任何技術(shù)實(shí)現(xiàn)。例如，這可以 通過具有至少兩個(gè)獨(dú)立柵的任何晶體管來實(shí)現(xiàn)。甚至更一般地，可以通過具有至少兩個(gè)輸 入的電子部件或電子電路實(shí)現(xiàn)這種行為，所述至少兩個(gè)輸入用作如下的通柵1111和/或 1112 ：
[0104] -當(dāng)兩個(gè)輸入中的第一輸入獨(dú)立于第二輸入的值而為邏輯值1時(shí)斷開，
[0105] 一當(dāng)兩個(gè)輸入中的第一輸入為低邏輯值0時(shí)，如果第二輸入為高邏輯值1，則斷 開，以及
[0106] 一當(dāng)兩個(gè)輸入中的第一輸入為低邏輯值0時(shí)，如果第二輸入為低邏輯值0,則閉 合。
[0107] 本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，可以用數(shù)種方式實(shí)現(xiàn)這種行為，圖1中示出的雙柵 SOI晶體管僅為這種行為的示例。
[0108] 還應(yīng)當(dāng)理解，對(duì)于互補(bǔ)通柵1113和/或1114,可以實(shí)現(xiàn)互補(bǔ)行為，使得通柵：
[0109] -當(dāng)兩個(gè)輸入中的第一輸入獨(dú)立于第二輸入的值而為邏輯值0時(shí)斷開，
[0110] 一當(dāng)兩個(gè)輸入中的第一輸入為高邏輯值1時(shí)，如果第二輸入為低邏輯值〇,則斷 開，以及
[0111] 一當(dāng)兩個(gè)輸入中的第一輸入為高邏輯值1時(shí)，如果第二輸入為高邏輯值1，則閉 合。
[0112] 圖2示出圖1的查找表1000的行為的示意性視圖。
[0113] 具體地，C1-C2列和R1-R4行中的值示出輸入信號(hào)A和B的所有四個(gè)可能的組合。 為了便于陳述，未示出各個(gè)取反信號(hào)的值。R6-R9行和C3-C18列示出寄存器信號(hào)r〇-r3的 所有可能的組合。R5行示出對(duì)于C3-C18列中的每列而言通過將寄存器信號(hào)r〇-r3設(shè)置為 對(duì)應(yīng)列中的值而實(shí)現(xiàn)的布爾函數(shù)。R1-R4行和C3-C18列中的值示出從對(duì)于同一列的寄存器 信號(hào)r〇-r3與對(duì)于同一行的輸入信號(hào)A和B的各個(gè)組合得到的節(jié)點(diǎn)Y的輸出值。
[0114] 例如，通過分別將寄存器信號(hào)r〇-r3設(shè)置為1、1、1和0(如C7列所示），查找表 1000的節(jié)點(diǎn)Y的輸出信號(hào)將為：對(duì)于A = 0并且B = 0, Y = 0;對(duì)于A = 0并且B= 1，Y =〇 ;對(duì)于A = 1并且B = 0, Y = 0 ;對(duì)于A = 1并且B = 1，Y = 1。如R5行、C7列中所示 的，這對(duì)應(yīng)于輸入信號(hào)A和B之間的"與（AND) "函數(shù)，現(xiàn)在將描述此具體情況。
[0115] 通過分別將信號(hào)r〇-r3設(shè)置為1、1、1和0(如C7列所指示的），用作區(qū)域1200、 1300和1400的通柵1111和1112的PM0S晶體管將獨(dú)立于輸入信號(hào)A和B的值而斷開。這 是因?yàn)榈诙?111B比第一柵1111A更重要，如上所述。類似地，用作區(qū)域1100的通柵1113 和1114的NM0S晶體管將獨(dú)立于輸入信號(hào)A和B的值而斷開。
[0116] 只有當(dāng)將信號(hào)A和B均被設(shè)置為1時(shí)，區(qū)域1100的通柵1111和1112才將導(dǎo)通。 同時(shí)，對(duì)于此組合，通柵1113和1114中的至少一個(gè)將斷開，即不導(dǎo)通。具體地，在區(qū)域1110 中，由于將信號(hào)r3設(shè)置為0,導(dǎo)致通柵1113和1114將都斷開。在其余的區(qū)域中，至少兩個(gè) 通柵連接到輸入信號(hào)A' =0并且/或者B' =0并因此斷開。因此，得益于輸出節(jié)點(diǎn)Y與 高壓電源1021的連接，輸出節(jié)點(diǎn)Y被設(shè)置為高邏輯值。
[0117] 示意性地，對(duì)于其余的組合：
[0118] -A = 0, B = 0 ;區(qū)域1400中的通柵1113和1114將都導(dǎo)通；
[0119] -A = 0, B = 1 ;區(qū)域1300中的通柵1113和1114將都導(dǎo)通；以及
[0120] -A = 1，B = 0 ;區(qū)域1200中的通柵1113和1114將都導(dǎo)通。
[0121] 這意味著，在這些情況下，得益于輸出節(jié)點(diǎn)Y與低壓電源1020的連接，輸出節(jié)點(diǎn)Y 將被設(shè)置為低邏輯值。
[0122] 根據(jù)本實(shí)施方式的查找表提供數(shù)個(gè)優(yōu)點(diǎn)。
[0123] 如圖2所示，根據(jù)在寄存器信號(hào)r〇-r3上設(shè)置的值，查找表1000提供輸入信號(hào)A 和B的所有布爾函數(shù)。
[0124] 另外，查找表1000允許通過高壓電源節(jié)點(diǎn)1021或低壓電源節(jié)點(diǎn)1022驅(qū)動(dòng)輸出節(jié) 點(diǎn)Y。這允許信號(hào)Y迅速被驅(qū)動(dòng)并且具有合適的電流能力。
[0125] 因?yàn)檩敵鯵處的信號(hào)不由寄存器信號(hào)r〇-r3驅(qū)動(dòng)，所以這是進(jìn)一步特別有利的。另 一方面，寄存器信號(hào)r〇-r3中的每個(gè)僅連接到容性負(fù)載，該負(fù)載由用作通柵1111-1114的雙 柵晶體管的第二柵1111B構(gòu)成。因此，可以使用較小的寄存器以產(chǎn)生信號(hào)r〇-r3,具體地也 可使用小DRAM/SRAM寄存器和/或閃存寄存器以產(chǎn)生信號(hào)r〇-r3。因?yàn)閿?shù)字電路的輸入通 常為電容性負(fù)載，所以當(dāng)通過等效電路實(shí)現(xiàn)通柵1111-1114時(shí)也是所述情況。
[0126] 另外地，因?yàn)檩斎胄盘?hào)A和B及其各自取反形式A'和B'中的任一個(gè)具有相同的 負(fù)載，所以管理查找表1000的時(shí)序簡(jiǎn)單。對(duì)于寄存器信號(hào)r〇-r3中的每個(gè)，這同樣也是適 用的。這與信號(hào)A的負(fù)載比信號(hào)B大的圖9的情況相反，從而致使管理電路的定時(shí)更復(fù)雜。
[0127] 圖3示出根據(jù)本發(fā)明的實(shí)施方式的圖1的查找表1000的示意性布局3000。
[0128] 布局3000被劃分成區(qū)域3100-3400,其功能分別對(duì)應(yīng)于圖1的查找表1000的區(qū)域 1100-1400。下面，將詳細(xì)描述區(qū)域3100。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，區(qū)域3200-3400的 功能類似。
[0129] 區(qū)域3100包括兩個(gè)PM0S晶體管，在其第一柵1111A上從左到右分別具有信號(hào)A' 和B'。信號(hào)A'和B'對(duì)應(yīng)于圖1的通柵1111和1112。類似地，區(qū)域3100包括兩個(gè)NM0S 晶體管，在其第一柵111 1A上從左到右分別具有信號(hào)A和B，信號(hào)A和B對(duì)應(yīng)于圖1的通柵 1113 和 1114。
[0130] 盡管未示出，但為了便于理解，將第一柵1111A物理連接到提供各個(gè)信號(hào)的連接 線。在圖中，為了便于理解，僅指示與各個(gè)柵緊鄰的信號(hào)。
[0131] 此外，區(qū)域3100具有高壓連接3121，高壓連接3121對(duì)應(yīng)于高壓節(jié)點(diǎn)電源1021并 且與布局3000的其余區(qū)域3200-3400共用。類似地，區(qū)域3100具有低壓連接3122,低壓連 接3122對(duì)應(yīng)于低壓節(jié)點(diǎn)電源1022并且與布局3000的其余區(qū)域3200-3400共用。
[0132] 盡管未示出，但連接3121和3122可以進(jìn)一步連接到布局3000外部的其它節(jié)點(diǎn)。
[0133] 區(qū)域3100還包括第二柵3115,第二柵3115在功能上對(duì)應(yīng)于圖1的區(qū)域1100的通 柵1111-1114的晶體管的第二柵1111B。盡管在圖3中示出第二柵3115是單個(gè)幾何元件， 但本發(fā)明不限于此。另選地或另外地，第二柵3115的形狀可以根據(jù)需要而變化，只要實(shí)現(xiàn) 對(duì)用作通柵1111-1114的雙柵晶體管進(jìn)行有效控制即可。
[0134] 區(qū)域3200-3400中對(duì)應(yīng)的第二柵3215-3415被示出為朝向區(qū)域3100-3400的上部 延伸。在某些情況下，這可能是有益的，這是因?yàn)樵试S用直線形式布置來放置到寄存器的連 接和/或向第二柵3215-3415提供寄存器信號(hào)的寄存器本身。然而，本發(fā)明不限于此，在區(qū) 域3100-3400的底部和/或頂部，寄存器連接到第二柵3115-3415。在這方面，圖5中示出 另選的交錯(cuò)排列方法。
[0135] 布局3000還包括對(duì)應(yīng)于圖1的輸出節(jié)點(diǎn)Y的連接Y。
[0136] 如在圖3中可以看到的，通過有利地放置區(qū)域3100-3400的晶體管，可以通過僅在 以下兩點(diǎn)進(jìn)行物理連接將連接Y連接到所有四個(gè)區(qū)域3100-3400的輸出：區(qū)域3100、3200 之間共用的點(diǎn)P1和區(qū)域3300、3400之間共用的點(diǎn)P2。
[0137] 盡管在本實(shí)施方式中，連接Y需要不同于低壓連接3122的層，這是由于它們交疊， 但本發(fā)明不限于此。另選地或另外地，可以在區(qū)域3200和3300的晶體管的第一柵1111A 之間實(shí)現(xiàn)連接Y，如（例如）圖5所示的。
[0138] 另外，通過有利地放置晶體管，可以通過使用僅在以下三點(diǎn)進(jìn)行物理連接將高壓 連接3121和低壓連接3122二者連接到四個(gè)區(qū)域：區(qū)域3100中的點(diǎn)P3、區(qū)域3400中的點(diǎn) P5、以及區(qū)域3200和3300之中共用的點(diǎn)P4。
[0139] 此外，布局3000是有利的，因?yàn)樗芯w管都被放置成單行，從而實(shí)現(xiàn)緊湊且密 集的設(shè)計(jì)。此外，結(jié)構(gòu)是高度規(guī)則的，從而在制造和定時(shí)管理方面提供優(yōu)勢(shì)。
[0140] 圖4示意性示出根據(jù)本發(fā)明的查找表4000的其它實(shí)施方式。
[0141] 具體地，圖4的查找表4000是基于圖1的查找表1000,但被擴(kuò)展以用三個(gè)輸入信 號(hào)A、B、C及其各自取反形式A'、B'和C'進(jìn)行工作。
[0142] 與查找表1000類似，查找表4000由多個(gè)基本上類似的區(qū)域4100-4800構(gòu)成。區(qū) 域4100-4800中的每個(gè)包括多個(gè)通柵4111-4116,通柵4111-4116中的每個(gè)具有到第一柵 1111A上的輸入信號(hào)A、B、C及其各自取反形式A'、B'和C'當(dāng)中的不同的一個(gè)的連接。同 時(shí)，通柵4111-4116中的每個(gè)共用到單個(gè)寄存器信號(hào)r7的公共連接。
[0143] 如圖1和圖4中可以看到的，可以實(shí)現(xiàn)具有如需要那樣多的信號(hào)的根據(jù)本發(fā)明 的實(shí)施方式的查找表。具體地，給定N個(gè)輸入信號(hào)，對(duì)應(yīng)的查找表將具有2 n個(gè)寄存器信號(hào) Α-Γμ并且在2n個(gè)區(qū)域中的每個(gè)中將具有2N個(gè)通柵。
[0144] 這種結(jié)構(gòu)是有利的，因?yàn)榭偸怯筛邏弘娫?021和低壓電源1022驅(qū)動(dòng)輸出Y，從而 確保獨(dú)立于輸入信號(hào)的數(shù)量而適當(dāng)?shù)仳?qū)動(dòng)輸出節(jié)點(diǎn)。
[0145] 另外，即使具有很多輸入信號(hào)，寄存器信號(hào)仍然僅連接到電容性負(fù)載，這允許使用 具有小電流能力的寄存器，如以上詳述的，即使是對(duì)于大量的輸入信號(hào)。
[0146] 圖5示意性示出根據(jù)本發(fā)明的實(shí)施方式的代表圖4的查找表4000可能的實(shí)現(xiàn)方 式的布局5000。
[0147] 布局5000包括彼此類似的八個(gè)區(qū)域5100-5800。與圖3的布局3000類似，布局 5000包括所有區(qū)域5100-5800共用的高壓連接3121和低壓連接3122。此外，存在用作圖 4的輸出節(jié)點(diǎn)Y的單個(gè)連接Y。
[0148] 另外，布局5000包括分別連接到寄存器信號(hào)r7-r0的八個(gè)第二柵5115-5815。作 為圖3的替代形式，第二柵5115-5815以交錯(cuò)放置組織。例如，如果寄存器的寬度使得第二 柵5115-5118的節(jié)距大于區(qū)域5100-5800的節(jié)距，則這可以是有用的。
[0149] 盡管在上面的實(shí)施方式中已將所有通柵1111-1114和4111-4116描述為具有兩個(gè) 輸入，但本發(fā)明不限于此。
[0150] 例如，參照?qǐng)D1，可以用僅連接到輸入信號(hào)的單個(gè)輸入來實(shí)現(xiàn)通柵1111和1113。例 如，區(qū)域1100的通柵1111和1113中的至少一個(gè)可以是具有分別連接到輸入信號(hào)A'和A 的第一柵1111A的單柵晶體管。在某些情況下，這在向寄存器信號(hào)提供較小負(fù)載以及簡(jiǎn)化 布局方面可能是有利的。一般地，如果對(duì)于每個(gè)區(qū)域而言每個(gè)電源節(jié)點(diǎn)和輸出節(jié)點(diǎn)之間串 聯(lián)的通柵至少具有之前描述的行為，則可以實(shí)現(xiàn)本發(fā)明。
[0151] 此外，可以通過使用兩次圖1的兩輸入查找表1000來實(shí)現(xiàn)三輸入信號(hào)查找表4000 的替代形式。具體地，這提供了以下優(yōu)點(diǎn)：兩個(gè)兩輸入查找表1000的組合的通柵的數(shù)量為 32,而三輸入查找表4000的通柵的數(shù)量為48。
[0152] 在兩種情況下，布局極具規(guī)則性補(bǔ)償了與圖10A的解決方案相比需要的另外數(shù)量 的晶體管。例如，在圖10A中，塊10100和10200和10300之間存在距離，這在圖1-8的實(shí) 施方式中是不存在的。此外，在兩種情況下，由于查找表由高壓電源和低壓電源供電，因此 圖1-8的實(shí)施方式的晶體管的運(yùn)行狀況比圖9的傳輸柵情況好，所以圖1-8的實(shí)施方式的 晶體管可以適當(dāng)?shù)馗　４送?，寄存器信?hào)不向查找表的輸出供電。在觸發(fā)器的情況下和 在閃存寄存器的情況下，產(chǎn)生用于寄存器信號(hào)的信號(hào)的邏輯部的面積可以大幅度減小，不 需要感測(cè)放大器將所存儲(chǔ)的值轉(zhuǎn)換成被供電信號(hào)，從而依據(jù)硅區(qū)域來提供顯著增益。
[0153] 圖6不意性不出根據(jù)本發(fā)明的其它實(shí)施方式的查找表架構(gòu)6000。
[0154] 查找表架構(gòu)6000包括可編程邏輯部6100以及寄存器組6200和6300。具體地， 可編程邏輯部6100是根據(jù)參照?qǐng)D1、圖3、圖4和圖5的查找表1000、3000、4000和5000所 述的任何實(shí)施方式實(shí)現(xiàn)的。類似地，寄存器組6200和/或6300對(duì)應(yīng)于提供諸如圖1和圖 3中的r〇-r3以及圖4和圖5中的r〇-r7的寄存器信號(hào)的寄存器群組（未示出）。
[0155] 如圖1和圖3-5所示，可以將通柵1111-1114、4111-4116放置在單個(gè)方向上（尤 其是彼此緊鄰），盡管通柵1111-1114、4111-4116可以因引入另外的晶體管和/或諸如ESD 保護(hù)電路的其它電子元件而分開。具體地，參照?qǐng)D1和圖3,按以下順序?qū)M0S通柵放置 成單行：1100區(qū)域中的111U1112 ;1200區(qū)域中的1112U111 ;1300區(qū)域中的111U1112 ; 1400區(qū)域中的1112、1111。各個(gè)互補(bǔ)NM0S晶體管也依次放置成單行：1100區(qū)域中的1113、 1114 ;1200 區(qū)域中的 1114U113 ;1300 區(qū)域中的 1113、1114 ;1400 區(qū)域中的 1114、1113。
[0156] 當(dāng)僅用NM0S技術(shù)或者僅用PM0S技術(shù)實(shí)現(xiàn)通柵時(shí)，可以在單個(gè)方向上單行地實(shí)現(xiàn) 所有通柵。
[0157] 當(dāng)使用CMOS結(jié)構(gòu)時(shí)，從功能上可以將存在的兩行晶體管解釋為單行互補(bǔ)通柵。換 句話說，當(dāng)將每對(duì)CMOS通柵視為單功能單元時(shí)，針對(duì)通柵有效地實(shí)現(xiàn)單行放置。例如，可以 將具有互補(bǔ)行為的通柵1111和1113視為單個(gè)功能通柵。
[0158] 得益于在單個(gè)方向上放置所有通柵，可以用密集方式有效地組合可編程部6100 以及寄存器群組6200和6300。事實(shí)上，通柵的這種放置方式允許寄存器被放置在通柵附 近，從而避免復(fù)雜的走線和空置的硅區(qū)域。
[0159] 下面，將描述可編程邏輯部6100以及寄存器群組6200和6300的放置方式及其間 的連接。
[0160] 諸如連接線6411的金屬1連接線提供到諸如電源的可編程邏輯部6100的內(nèi)部節(jié) 點(diǎn)（即，高壓電源節(jié)點(diǎn)1021和/或低壓電源節(jié)點(diǎn)1022)的連接6501，和/或到輸入信號(hào)的 內(nèi)部互連接，和/或通向輸出節(jié)點(diǎn)Y的連接等。
[0161] 為了便于圖示，僅已參照連接6501。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)清楚，在圖6中用圓形 點(diǎn)類似地指示其它示例性連接。另外，諸如線6411的連接線的數(shù)量和放置僅被示例性地指 示并且將取決于需要連接的物理節(jié)點(diǎn)的位置和數(shù)量和/或可編程邏輯部6100和寄存器群 組6200、6300的大小，還取決于其它因素。
[0162] 另選地或另外地，諸如連接線6412的金屬1連接線提供寄存器群組6200和/或 6300的解碼連接。例如，可以使用連接線6412以解碼（即，選擇）寄存器群組6200中的一 個(gè)或更多個(gè)寄存器。通過選擇寄存器，例如，可以將一個(gè)值存儲(chǔ)在寄存器內(nèi)，以便構(gòu)造查找 表架構(gòu)6000。
[0163] 另選地或另外地，金屬1連接線為寄存器群組6200和/或6300提供電力連接。
[0164] 因此，可編程邏輯部6100沿著寄存器群組6200和/或6300的放置有利地允許將 單個(gè)金屬層（metal level，在這種情況下，金屬1)用于實(shí)現(xiàn)可編程邏輯部6100以及寄存器 群組6200和/或6300二者內(nèi)的連接。
[0165] 另外，這種放置允許連接6600從寄存器群組6200和6300到可編程邏輯部6100 的連接6600,以用簡(jiǎn)單布線傳送寄存器信號(hào)。也就是說，在圖1、圖3-5中，通過寄存器組 6200、6300內(nèi)的寄存器輸出的寄存器信號(hào)r〇-r3、r〇-r7可以連接到節(jié)點(diǎn)r〇-r3、r〇-r7。可 以在金屬層1或2中或在多晶娃層（polysilicon level)中或者在金屬層下方的等效連接 層（equivalent connection level)中實(shí)現(xiàn)連接 6600。
[0166] 具體地，可以用基本上與各個(gè)通柵對(duì)齊的方式放置寄存器。例如，參照?qǐng)D5,可以基 本上在第二柵5115上方放置發(fā)出寄存器信號(hào)r7的寄存器、基本上在第二柵5215上方放置 發(fā)出寄存器信號(hào)r6的寄存器、基本上在第二柵5315上方放置發(fā)出寄存器信號(hào)r5的寄存器 等。這提供了用于寄存器信號(hào)的簡(jiǎn)單走線和可擴(kuò)展設(shè)計(jì)。
[0167] 在圖5中，對(duì)第二柵5115-5815進(jìn)行走線，使得將能夠以交錯(cuò)方式放置寄存器，從 而實(shí)現(xiàn)包括發(fā)出寄存器信號(hào)r7、r5、r3和rl的寄存器的寄存器群組6200、以及包括發(fā)出寄 存器信號(hào)r6、r4、r2和rO的寄存器的寄存器群組6300。然而，本發(fā)明不限于此，當(dāng)使用圖 3中示出的第二柵3115-3415的走線時(shí)，可以將寄存器都放置在諸如寄存器群組6200的單 個(gè)寄存器群組中。
[0168] 另外，交錯(cuò)方法不限于一個(gè)寄存器在可編程邏輯部6100上方并且一個(gè)寄存器在 可編程邏輯部6100下方等?？梢允褂萌魏谓M合，例如，兩個(gè)寄存器在上方，兩個(gè)寄存器在下 方；一個(gè)寄存器在上方并且兩個(gè)寄存器在下方等。具體地，如果寄存器被設(shè)計(jì)為使得能夠有 效地以兩個(gè)為一組分組，則可能有利的是，將它們放置成，兩個(gè)在可編程邏輯部上方、兩個(gè) 在可編程邏輯部6100下方、兩個(gè)在可編程邏輯部6100上方、等等。
[0169] 將其它金屬層（金屬2)用于諸如連接線6421的連接線，以便為寄存器群組6200 和/或6300提供數(shù)據(jù)連接。例如，一旦為了給寄存器設(shè)置給定的數(shù)據(jù)值而從寄存器群 組6200、6300中選擇了一個(gè)或更多個(gè)寄存器，就可以使用連接線6422,以構(gòu)造查找表架構(gòu) 6000。
[0170] 得益于上述兩個(gè)金屬層，實(shí)現(xiàn)查找表架構(gòu)的操作。更具體地，通過僅使用兩個(gè)金屬 層，可以對(duì)寄存器編程，以便對(duì)查找表架構(gòu)6000的行為編程并向查找表供電。
[0171] 因此，可以使用連接線6431和/或6441將可編程邏輯部6100的內(nèi)部節(jié)點(diǎn)與附近 電路中的其它節(jié)點(diǎn)相互連接。例如，可以使用連接線6431和/或6441將用作可編程邏輯 部6100的查找表4000的輸入信號(hào)A、B、C、A'、B'、C'連接到包括查找表架構(gòu)6000的電路 的輸入。另選地或另外地，可以使用連接線6431和/或6441將用作可編程邏輯部6100的 查找表4000的輸出連接到包括查找表架構(gòu)6000的電路的輸出。另選地或另外地，可以使 用連接線6431和/或6441連接到其它節(jié)點(diǎn)，諸如另一個(gè)查找表架構(gòu)6000的節(jié)點(diǎn)。
[0172] 由于連接線6431與金屬2內(nèi)的連接線6421交叉，導(dǎo)致可以在金屬1或者除金屬2 外的任何金屬上實(shí)現(xiàn)連接線6431。對(duì)稱地，由于連接線6431與金屬1內(nèi)的連接線6411交 叉，導(dǎo)致可以在金屬2或者除金屬1外的任何金屬上實(shí)現(xiàn)連接線6431。
[0173] 查找表架構(gòu)6000的這種布置由于其規(guī)則所以是有利的，從而簡(jiǎn)化了走線、定時(shí)、 寄生電容布置、制造、誤差檢測(cè)和可擴(kuò)展性。
[0174] 盡管本實(shí)施方式已被示出為包括兩個(gè)寄存器組6200和6300,但本發(fā)明不限于此。 具體地，如上所述，也可以用諸如僅寄存器群組6200的單個(gè)群組或寄存器實(shí)現(xiàn)本發(fā)明。另 選地或另外地，可以實(shí)現(xiàn)放置在寄存器群組6200上方和/或寄存器群組6300下方的一個(gè) 或多個(gè)其它的寄存器群組。例如，以交錯(cuò)方式提供寄存器，但所有的寄存器都在可編程邏輯 部6100的一側(cè)，從而導(dǎo)致在寄存器群組6200和6300中一個(gè)在另一個(gè)上方。
[0175] 另外，盡管已參照奇數(shù)金屬線的水平放置和偶數(shù)金屬線的垂直放置示出本實(shí)施方 式，但這僅為示例。另選地或另外地，金屬線的方向可以是相反的，也就是說，對(duì)于偶數(shù)金屬 線是水平放置并且對(duì)于奇數(shù)金屬線是垂直放置。另選地或另外地，所有金屬線可以是水平 的或者垂直的。一般地，任何金屬線可以具有任何方向性，諸如水平、垂直、45度等。
[0176] 另外，盡管金屬層已被描述為金屬1、金屬2等，但這并不是限制本發(fā)明。更具體 地，如本領(lǐng)域的技術(shù)人員應(yīng)該清楚的，任何金屬層可以與任何其它交換。
[0177] 圖7示意性示出根據(jù)本發(fā)明的其它實(shí)施方式的包括多個(gè)查找表6000的電路7000。
[0178] 更具體地，電路7000包括與寄存器群組6200和/或6300交叉的多個(gè)可編程邏輯 部6100。另外，電路7000包括解碼器單元7100和數(shù)據(jù)單元7200。
[0179] 解碼器單元7100通過多個(gè)連接7110連接到多個(gè)寄存器群組6200、6300。與連接 線6412類似，這些連接為寄存器群組6200、6300提供解碼連接。
[0180] 數(shù)據(jù)單元7200通過多個(gè)連接7210連接到多個(gè)寄存器群組6200、6300。與連接線 6421類似，這些連接為寄存器群組6200、6300提供數(shù)據(jù)連接。
[0181] 得益于這種方法，可以用緊湊形式并且可能僅使用兩個(gè)金屬層布置大量的查找表 6000。這允許使用其余的金屬層將多個(gè)可編程邏輯部6100彼此互相連接。以此方式，與用 單個(gè)查找表架構(gòu)6000相比，可實(shí)現(xiàn)更復(fù)雜的布爾函數(shù)。
[0182] 另外，由于實(shí)現(xiàn)規(guī)則結(jié)構(gòu)，所以走線和定時(shí)管理被保持為簡(jiǎn)單。
[0183] 盡管本實(shí)施方式已被示出為與兩個(gè)寄存器群組6200和6300交叉的一個(gè)可編程邏 輯部6100的序列，但本發(fā)明不限于此。另選地或另外地，電路7000可包括僅與一個(gè)寄存器 組6200、6300交叉的多個(gè)可編程邏輯部6100。
[0184] 另選地或另外地，可編程邏輯部和寄存器群組的序列可以包括：發(fā)出用于第一可 編程邏輯部的寄存器信號(hào)的第一寄存器群組、第一可編程邏輯部、第二可編程邏輯部、以及 發(fā)出用于第二可編程邏輯部的寄存器信號(hào)的第二寄存器群組。具體地，如果例如用水平對(duì) 稱方式布置第一可編程邏輯部和第二可編程邏輯部，以共用到低壓電源1022的公共連接， 則這可能是有利的?？梢詫?shí)現(xiàn)用于寄存器群組6200和6300的類似放置，以共用公共電源 連接。
[0185] 圖8示意性示出根據(jù)本發(fā)明的其它實(shí)施方式的包括多個(gè)查找表6000的電路8000。
[0186] 更具體地，由于存在標(biāo)準(zhǔn)單元塊8100,導(dǎo)致電路8000與圖7的電路7000不同。標(biāo) 準(zhǔn)單元塊8100被放置在兩個(gè)查找表6000之間并且可以經(jīng)由任何金屬層連接到電路8000 的任何查找表。有利地，由于可以將金屬層1和2用于查找表的走線，因此可以保留相同金 屬層用于標(biāo)準(zhǔn)單元塊8100的內(nèi)部走線，而可以使用其余金屬層以將標(biāo)準(zhǔn)單元塊8100與任 何查找表6000或者與電路8000中的任何其它節(jié)點(diǎn)相互連接。
[0187] 具體地，可以通過使用專利文獻(xiàn)歐洲專利申請(qǐng)EP 2 333 8333 A1中公開的教導(dǎo)實(shí) 現(xiàn)標(biāo)準(zhǔn)單元塊8100。因?yàn)樵撐墨I(xiàn)中公開的標(biāo)準(zhǔn)單元可以是按行的形式規(guī)則地布置，所以這 是有利的。除了查找表6000的規(guī)則放置之外，標(biāo)準(zhǔn)單元塊8100的這種規(guī)則放置提供緊湊 而密集的布局。
[0188] 此外，如上所述的規(guī)則布置允許電源節(jié)點(diǎn)的規(guī)則放置，這導(dǎo)致布局表面上的壓降 的簡(jiǎn)化管理。
[0189] 另外，因?yàn)闃?biāo)準(zhǔn)單元塊8100可以與查找表6000交叉，所以可以實(shí)現(xiàn)與查找表的 相關(guān)可編程邏輯部接近的邏輯功能，結(jié)果是由于走線減少而使操作速度提高并且使功耗降 低。
[0190] 盡管在本實(shí)施方式中僅示出了一個(gè)標(biāo)準(zhǔn)單元塊8100,但本發(fā)明不限于此。具體地， 可以針對(duì)任何數(shù)量的查找表6000布置任何數(shù)量的標(biāo)準(zhǔn)單元塊8100。
[0191] 盡管已描述了數(shù)個(gè)實(shí)施方式，但它們將不被視為是獨(dú)立的。具體地，可以在權(quán)利要 求書限定的本發(fā)明的范圍內(nèi)組合不同實(shí)施方式的特征。
【權(quán)利要求】
1. 一種查找表（1000)，所述查找表（1000)包括： 多個(gè)寄存器信號(hào)（r〇-r3);多個(gè)輸入信號(hào)（A、A'、B、B'）；和至少一個(gè)輸出信號(hào)（Y);以 及 多個(gè)通柵（1111-1114)， 其中，所述多個(gè)通柵中的至少第一通柵（1111)通過所述多個(gè)輸入信號(hào)中的至少第一 輸入信號(hào)（A'）并且通過所述多個(gè)寄存器信號(hào)中的至少第一寄存器信號(hào)（r3)來控制，使得 所述寄存器信號(hào)（r3)在所述第一通柵的操作上具有優(yōu)于所述第一輸入信號(hào)（A'）的優(yōu)先 級(jí)。
2. 根據(jù)權(quán)利要求1所述的查找表，其中 所述第一通柵（1111)被構(gòu)造成： 一當(dāng)所述第一寄存器信號(hào)（r3)具有獨(dú)立于所述第一輸入信號(hào)（A'）的邏輯值的第一邏 輯值時(shí)斷開； 一當(dāng)所述第一寄存器信號(hào)（r3)具有與所述第一邏輯值相反的第二邏輯值并且所述第 一輸入信號(hào)（A'）具有所述第一邏輯值時(shí)斷開； 一當(dāng)所述第一寄存器信號(hào)（r3)具有所述第二邏輯值并且所述第一輸入信號(hào)（A'）具有 所述第二邏輯值時(shí)閉合。
3. 根據(jù)之前任何權(quán)利要求所述的查找表，其中 所述多個(gè)通柵還包括第二通柵（1113); 所述第一通柵（1111)和所述第二通柵（1113)具有互補(bǔ)行為。
4. 根據(jù)權(quán)利要求3所述的查找表，其中 所述第一通柵連接在第一節(jié)點(diǎn)（1021)和所述輸出信號(hào)（Y)之間，并且所述第二通柵連 接在第二節(jié)點(diǎn)（1022)和所述輸出信號(hào)（Y)之間；以及 所述第一節(jié)點(diǎn)（1021)具有高于所述第二節(jié)點(diǎn)（1022)的電壓電平。
5. 根據(jù)之前任何權(quán)利要求所述的查找表，其中 所述第一通柵（1111)包括具有第一柵（1111A)和第二柵（1111B)的雙柵晶體管；以及 所述輸入信號(hào)連接到所述第一柵和所述第二柵當(dāng)中的一個(gè)，并且所述寄存器信號(hào)連接 到所述第一柵和所述第二柵當(dāng)中的另一個(gè)。
6. 根據(jù)權(quán)利要求5所述的查找表，其中 所述雙柵晶體管是具有頂柵和底柵的SOI晶體管；以及 所述第一柵是所述頂柵，并且所述第二柵是所述底柵。
7. 根據(jù)權(quán)利要求5所述的查找表，其中 所述雙柵晶體管是具有至少兩個(gè)獨(dú)立柵的FINFET。
8. 根據(jù)之前任何權(quán)利要求所述的查找表，其中 所述多個(gè)通柵被劃分成群組； 相同群組的所有通柵通過相同的寄存器信號(hào)來控制；每個(gè)群組與所述多個(gè)寄存器信號(hào) 中的不同的一個(gè)關(guān)聯(lián)；以及 相同群組的每個(gè)通柵通過不同的輸入信號(hào)來控制；每個(gè)群組與全部所述多個(gè)輸入信號(hào) 關(guān)聯(lián)。
9. 一種FPGA，所述FPGA包括根據(jù)之前任何權(quán)利要求所述的至少一個(gè)查找表。
【文檔編號(hào)】H03K19/177GK104145427SQ201380012524
【公開日】2014年11月12日 申請(qǐng)日期:2013年2月11日 優(yōu)先權(quán)日:2012年3月5日
【發(fā)明者】理查德·費(fèi)朗 申請(qǐng)人:索泰克公司