半導(dǎo)體裝置制造方法
【專利摘要】在進行高電位側(cè)開關(guān)元件的驅(qū)動控制的半導(dǎo)體裝置中，包括：一個電平移位電路，該一個電平移位電路提高低側(cè)的輸入信號的信號電平，并將其作為高側(cè)的信號進行輸出；脈沖調(diào)制電路，該脈沖調(diào)制電路在低側(cè)區(qū)域中動作，在將1位設(shè)置為一組H、L符號的組合時，生成由2位以上構(gòu)成的表示置位信號或復(fù)位信號的數(shù)據(jù)碼元，并將其作為電平移位電路的輸入信號來輸出；脈沖解調(diào)電路，該脈沖解調(diào)電路在高側(cè)區(qū)域中動作，對從電平移位電路輸出的數(shù)據(jù)碼元進行解調(diào)，生成電平移位完成的置位信號或復(fù)位信號；及控制電路，該控制電路基于從脈沖解調(diào)電路輸出的置位信號/復(fù)位信號，控制高電位側(cè)開關(guān)元件的導(dǎo)通/非導(dǎo)通。
【專利說明】半導(dǎo)體裝置

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及用于半橋式電源等的具有電平移位電路的半導(dǎo)體裝置，該電平移位電 路將作為一次側(cè)的系統(tǒng)的低電位系統(tǒng)的輸入信號傳送給以與一次側(cè)的動作電位不同的電 位進行動作的作為二次側(cè)的系統(tǒng)的高電位系統(tǒng)。

【背景技術(shù)】
[0002] -般，半橋式電源等的電路如圖15所示那樣構(gòu)成。該電路包括高電位側(cè)開關(guān)元件 XD1和低電位側(cè)開關(guān)元件XD2串聯(lián)連接而成的輸出電路60。輸出電路60連接有輸入緩沖 器&保護電路70,該輸入緩沖器&保護電路70產(chǎn)生用于驅(qū)動高電位側(cè)開關(guān)元件XD1的高側(cè) 驅(qū)動信號Hdrv和用于驅(qū)動低電位側(cè)開關(guān)元件XD2的低側(cè)驅(qū)動信號Ldrv。并且，該電路包括 低側(cè)驅(qū)動電路80,該低側(cè)驅(qū)動電路80基于低側(cè)驅(qū)動信號Ldrv，輸出用于驅(qū)動低電位側(cè)開關(guān) 元件XD2的驅(qū)動信號L0。此外，該電路具有高側(cè)驅(qū)動電路90,該高側(cè)驅(qū)動電路90將從輸入 緩沖器&保護電路70輸出的低電位系統(tǒng)的脈沖信號即高側(cè)驅(qū)動信號Hdrv傳送給高電位系 統(tǒng)，以驅(qū)動高電位側(cè)開關(guān)元件XD1。
[0003] 另外，本發(fā)明涉及高側(cè)驅(qū)動電路，低側(cè)驅(qū)動電路使用現(xiàn)有技術(shù)。因此，以下省略低 側(cè)驅(qū)動電路的說明。
[0004] 接下來，利用圖16來說明高側(cè)驅(qū)動電路90的結(jié)構(gòu)。高側(cè)驅(qū)動電路90包括脈沖產(chǎn) 生電路91、兩個電平移位電路93、94、鎖存誤動作保護電路95、鎖存電路96、及高側(cè)驅(qū)動器 97〇
[0005] 脈沖產(chǎn)生電路91輸出與從輸入緩沖器&保護電路70輸出的低電位系統(tǒng)的脈沖 信號即高側(cè)驅(qū)動信號Hdrv的上升沿和下降沿同步的兩個微小脈沖信號。與高側(cè)驅(qū)動信 號Hdrv的上升沿同步的微小脈沖信號為用于使高電位側(cè)開關(guān)元件XD1接通的置位信號 (SET)。此外，與高側(cè)驅(qū)動信號Hdrv的下降沿同步的微小脈沖信號為用于使高電位側(cè)開關(guān) 元件XD1關(guān)斷的復(fù)位信號（RESET)。
[0006] 電平移位電路93將從脈沖產(chǎn)生電路91輸出的置位信號（SET)的電平向高電位系 統(tǒng)進行移位，輸出高電位系統(tǒng)的置位信號即電平移位完成復(fù)位信號（SETDRN)。電平移位電 路94將從脈沖產(chǎn)生電路91輸出的復(fù)位信號（RESET)的電平向高電位系統(tǒng)移位，輸出高電 位系統(tǒng)的復(fù)位信號即電平移位完成復(fù)位信號（RESDRN)。
[0007] 鎖存電路96對電平移位完成置位信號（SETDRN)和電平移位完成復(fù)位信號 (RESDRN)進行鎖存，輸出鎖存后的信號。高側(cè)驅(qū)動器97基于由鎖存電路96鎖存后的信號， 輸出驅(qū)動高電位側(cè)開關(guān)元件XD1的驅(qū)動信號H0。鎖存誤動作保護電路95設(shè)置在鎖存電路 96的前級，防止鎖存電路96的誤動作。
[0008] 圖17是現(xiàn)有的高側(cè)驅(qū)動電路90的動作時序圖。在控制輸入信號Hdrv的下降沿， 輸出置位信號（SET)，在Hdrv的上升沿，輸出復(fù)位信號（RESET)。此外，電平移位電路93、 94的輸出即電平移位完成置位信號（SETDRN)、電平移位完成復(fù)位信號（RESDRN)分別作為 負邏輯的信號被輸出。由鎖存誤動作保護電路95、鎖存電路96、高側(cè)驅(qū)動器97構(gòu)成的控 制信號輸出電路92中，基于該信號，在SETDRN信號為負（有效）時，驅(qū)動信號HO接通，在 RESDRN信號為負（無效）時，驅(qū)動信號H0關(guān)斷。在驅(qū)動信號H0接通時，高電位側(cè)開關(guān)元件 XD1變成導(dǎo)通狀態(tài)，在驅(qū)動信號H0關(guān)斷時，高電位側(cè)開關(guān)元件XD1變成非導(dǎo)通狀態(tài)。
[0009] 若驅(qū)動開關(guān)元件XD1、XD2,向電感性負載L1供電，則開關(guān)元件的連接點P1的電位 Vs變動，有時會產(chǎn)生dV/dt噪聲。
[0010] 以往，提出有用于防止因開關(guān)元件的動作而產(chǎn)生急劇電壓變化（dV/dt)時的噪聲 即dV/dt噪聲所導(dǎo)致的誤動作的技術(shù)。 例如，專利文獻1中，提出有如下技術(shù)：通過將鎖存電路的輸出反饋到電平移位電路 偵牝從而能不產(chǎn)生貫通電流，進而防止dv/dt噪聲所導(dǎo)致的誤動作。
[0011] 此外，專利文獻2中提出有如下技術(shù)：通過對兩個電平移位電路分別施加連續(xù)脈 沖（反復(fù)脈沖），從而防止誤動作。 現(xiàn)有技術(shù)文獻 專利文獻
[0012] 專利文獻1 :日本專利特開2011-139423號公報 專利文獻2 :日本專利第3773863號公報


【發(fā)明內(nèi)容】
發(fā)明所要解決的技術(shù)問題
[0013] 然而，上述專利文獻1、專利文獻2的技術(shù)均利用了置位側(cè)和復(fù)位側(cè)的兩個電平移 位電路，在因開關(guān)元件的動作而產(chǎn)生急劇電壓變化（dV/dt)時，因半導(dǎo)體裝置內(nèi)的置位側(cè) 和復(fù)位側(cè)的器件元件的特性偏差而產(chǎn)生動作偏離，這成為誤動作產(chǎn)生的原因。作為器件元 件的特性偏差，例如有寄生電容Cdsl、Cds2的偏差。
[0014] 本發(fā)明是鑒于上述情況而完成的，其目的在于提供一種能應(yīng)對因置位側(cè)和復(fù)位側(cè) 的器件元件的特性偏差和dV/dt噪聲等的影響而導(dǎo)致的誤動作、且能削減費用的半導(dǎo)體裝 置。 解決技術(shù)問題的技術(shù)方案
[0015] 為了達到上述目的，本發(fā)明的半導(dǎo)體裝置對插入于高電位的主電源電位與低電位 的主電源電位之間的串聯(lián)連接的高電位側(cè)開關(guān)元件和低電位側(cè)開關(guān)元件中的高電位側(cè)開 關(guān)元件進行驅(qū)動控制，其特征在于，包括：一個電平移位電路，該一個電平移位電路提高低 電壓的電位系統(tǒng)中動作的低側(cè)區(qū)域的輸入信號的信號電平，并將其作為在高電壓的電位系 統(tǒng)中動作的高側(cè)區(qū)域的信號進行輸出；脈沖調(diào)制電路，該脈沖調(diào)制電路在低側(cè)區(qū)域中動作， 在將1位設(shè)為一組H、L符號的組合時，生成由2位以上構(gòu)成的表示置位信號或復(fù)位信號的 數(shù)據(jù)碼元，并將其作為所述電平移位電路的輸入信號來輸出；脈沖解調(diào)電路，該脈沖解調(diào)電 路在高側(cè)區(qū)域中動作，對從所述電平移位電路輸出的數(shù)據(jù)碼元進行解調(diào)，生成電平移位完 成的置位信號或復(fù)位信號；及控制電路，該控制電路基于從所述脈沖解調(diào)電路輸出的電平 移位完成的置位信號/復(fù)位信號，控制所述高電位側(cè)開關(guān)元件的導(dǎo)通/非導(dǎo)通。
[0016] 本發(fā)明中，對于用于使高電位側(cè)開關(guān)元件動作的置位信號、復(fù)位信號，并不將其分 別經(jīng)由電平移位電路傳送給高電位系統(tǒng)，而是將其轉(zhuǎn)換成數(shù)據(jù)碼元，利用一個電平移位電 路傳送給高電位系統(tǒng)，因此，能防止因半導(dǎo)體器件的特性偏差所導(dǎo)致的誤動作。此外，通過 將1位設(shè)為一組H、L符號的組合，能減少符號間干擾，與用高（Η)電平和低（L)電平中的 任一個來表示1位的NRZ符號相比，信號分量頻帶變寬。由此，能實現(xiàn)半導(dǎo)體裝置的高速動 作。
[0017] 此外，本發(fā)明的半導(dǎo)體裝置的特征在于，脈沖調(diào)制電路具有：利用時鐘輸入使內(nèi)部 狀態(tài)依次轉(zhuǎn)移的狀態(tài)機；決定所述數(shù)據(jù)碼元的下降時刻的第1定時器電路；及檢測控制輸 入信號的上升，來決定所述狀態(tài)機的狀態(tài)轉(zhuǎn)移時刻的第2定時器電路，所述狀態(tài)機利用所 述第2定時器電路，至少在第1狀態(tài)、第2狀態(tài)之間依次進行轉(zhuǎn)移，在第1狀態(tài)時發(fā)送起始 位，在第2狀態(tài)時發(fā)送表示置位信號或復(fù)位信號的數(shù)據(jù)位。
[0018] 本發(fā)明中，在低側(cè)區(qū)域，使用狀態(tài)機將控制輸入信號轉(zhuǎn)換成數(shù)據(jù)碼元，在高側(cè)區(qū) 域，使用狀態(tài)機對該數(shù)據(jù)碼元進行解調(diào)，因此，能抑制在dv/dt噪聲等影響下產(chǎn)生的數(shù)據(jù)錯 誤所導(dǎo)致的誤動作。
[0019] 此外，本發(fā)明的半導(dǎo)體裝置的特征在于，還設(shè)置有降低高側(cè)區(qū)域的輸入信號的信 號電平，并將其作為低側(cè)區(qū)域的信號進行輸出的電平移位電路，包括能實現(xiàn)雙向的信號傳 送的電平移位電路組。由此，將從低側(cè)區(qū)域傳送給高側(cè)區(qū)域的信號再次向低側(cè)區(qū)域折返，從 而能進行對照檢查等的錯誤監(jiān)視。 發(fā)明效果
[0020] 如上所述，本發(fā)明的半導(dǎo)體裝置中，利用一個電平移位電路通過調(diào)制解調(diào)來傳送 用于控制高電位側(cè)開關(guān)元件的置位信號、復(fù)位信號，因此，能降低dV/dt噪聲等的影響，并 能防止因兩組電平移位電路中構(gòu)成系統(tǒng)時的器件特性偏差而導(dǎo)致的誤動作。此外，以往，為 了驅(qū)動高電位側(cè)開關(guān)元件而使用了兩個電平移位電路，但本發(fā)明的半導(dǎo)體裝置中，能利用 一個電平移位電路來驅(qū)動高電位側(cè)開關(guān)元件，因此，能削減費用。

【專利附圖】

【附圖說明】
[0021] 圖1是本發(fā)明的一實施方式的半導(dǎo)體裝置（高側(cè)驅(qū)動電路10)的方框結(jié)構(gòu)圖。 圖2是圖1的脈沖調(diào)制電路11的方框結(jié)構(gòu)圖。 圖3是圖2的詳細方框結(jié)構(gòu)圖。 圖4是圖1的脈沖調(diào)制電路11的動作時序圖。 圖5是圖2的狀態(tài)機（FSM) 23b的狀態(tài)轉(zhuǎn)移圖。 圖6是圖3的第2定時器電路26的電路結(jié)構(gòu)圖。 圖7是圖3的第1定時器電路25的電路結(jié)構(gòu)圖。 圖8是圖6、圖7所示的定時器電路25、26的時序圖。 圖9是表示圖2的脈沖調(diào)制電路的電路仿真結(jié)果的圖。 圖10是圖1的脈沖解調(diào)電路13的方框結(jié)構(gòu)圖。 圖11是圖10的脈沖解調(diào)電路13的動作時序圖。 圖12是表示圖10的脈沖解調(diào)電路13的電路仿真結(jié)果的圖。 圖13是圖1的高側(cè)驅(qū)動電路10的輸入輸出信號（Hdrv、H0)及調(diào)制信號（SIG)的時序 圖（圖13 (a))、以及現(xiàn)有方式的商側(cè)驅(qū)動電路90的時序圖（圖13 (b))。 圖14是本發(fā)明的實施方式的脈沖次數(shù)（3次）的情況下的數(shù)據(jù)格式（圖14(a))、及最 小脈沖次數(shù)（2次）的情況下的數(shù)據(jù)格式（圖14 (b))。 圖15是現(xiàn)有的半橋式電路的方框結(jié)構(gòu)圖。 圖16是圖15的高側(cè)驅(qū)動電路90的方框結(jié)構(gòu)圖。 圖17是圖16所不的現(xiàn)有的1?側(cè)驅(qū)動電路90的動作時序圖。

【具體實施方式】
[0022] 以下，參照附圖對本發(fā)明的一實施例的半導(dǎo)體裝置進行說明。另外，以下所示的實 施例是本發(fā)明的半導(dǎo)體裝置的優(yōu)選具體例，有時會在技術(shù)上附加優(yōu)選的各種限定，但只要 沒有特別限定本發(fā)明的記載，本發(fā)明的技術(shù)范圍就不限于這些方式。此外，以下所示的實施 方式中的結(jié)構(gòu)要素能適當?shù)嘏c已有的結(jié)構(gòu)要素等進行置換，而且能有包含與其他已有結(jié)構(gòu) 要素的組合的各種變形。因此，以下所示的實施方式的記載并不限定權(quán)利要求書所記載的 發(fā)明的內(nèi)容。
[0023](半導(dǎo)體裝置的結(jié)構(gòu)） 圖1中，作為本發(fā)明的實施方式的半導(dǎo)體裝置的一實施例，示出高側(cè)驅(qū)動電路10的方 框圖。對與圖16相同的要素標注同一標號并省略說明。
[0024] 圖1中，高側(cè)驅(qū)動電路10包括：在低電位系統(tǒng)的輸入信號（Hdrv)的接通/關(guān)斷時 刻從一個輸出端子產(chǎn)生規(guī)定的脈沖的調(diào)制信號（SIG)的脈沖調(diào)制電路11 ;將脈沖信號向高 電位系統(tǒng)進行移位的一個電平移位電路12 ;對移位完成的脈沖信號（SIGDRN)進行解調(diào)從 而產(chǎn)生置位信號、復(fù)位信號的脈沖解調(diào)電路13 ;對置位信號、復(fù)位信號進行保持的鎖存電 路96 ;及基于鎖存電路96的輸出，輸出高電位側(cè)開關(guān)元件的驅(qū)動信號（H0)的高側(cè)驅(qū)動器 97〇
[0025] 來自高側(cè)驅(qū)動器97的輸出信號H0輸入到高電位側(cè)開關(guān)元件XD1的柵極端子，對 高電位側(cè)開關(guān)元件XD1進行接通/關(guān)斷。
[0026] 另一方面，低電位側(cè)開關(guān)元件XD2由現(xiàn)有的低側(cè)驅(qū)動電路80的低側(cè)驅(qū)動器81進 行接通/關(guān)斷。串聯(lián)連接的高電位側(cè)開關(guān)元件XD1和低電位側(cè)開關(guān)元件XD2連接到外部電 源PS，從兩開關(guān)的連接點P1連接到負載L1的一端。負載L1的另一端連接到外部電源PS 的接地側(cè)。
[0027] 此夕卜，圖1中，電平移位電路12由N溝道型M0SFET(HVN3)與一端連接至N溝道型 M0SFET(HVN3)的漏極的電阻元件LSR3的串聯(lián)電路構(gòu)成。該電平移位電路12中，電阻元件 LSR3的另一端連接到二次側(cè)電位系統(tǒng)的高電位側(cè)電源電位（Vb)。此外，M0SFET(HVN3)的 源極端子連接到一次側(cè)電位系統(tǒng)及二次側(cè)電位系統(tǒng)的低電位側(cè)電源電位（GND)。向N溝道 型M0SFET(HVN3)的柵極端子輸入從脈沖調(diào)制電路11輸出的調(diào)制信號（SIG)，從電阻元件 LSR3和N溝道型MOSFET (HVN3)的連接點P3輸出移位完成的脈沖信號（SI⑶RN)。
[0028] 如上所述，本實施例的高側(cè)驅(qū)動電路10的特征在于，使用一個由電阻元件和N溝 道型M0SFET構(gòu)成的電平移位電路12，將電平移位電路12的輸入端子（M0SFET的柵極端子） 與脈沖調(diào)制電路11連接，將電平移位電路12的輸出端子（連接點P3)與脈沖解調(diào)電路13 連接。
[0029] 此外，在作為電平移位電路12的輸出端子的連接點P3與高側(cè)的基準電位（Vs)之 間以連接點P3為陰極側(cè)來連接有二極管D3。該二極管D3具有使Vb-Vs間的電位固定的作 用。
[0030] (脈沖調(diào)制電路的結(jié)構(gòu)） 圖2中示出脈沖調(diào)制電路11的方框結(jié)構(gòu)圖。脈沖調(diào)制電路11具有檢測調(diào)制開始的時 刻的變化點檢測電路20、狀態(tài)轉(zhuǎn)移邏輯電路23、狀態(tài)控制定時器電路24這主要三個結(jié)構(gòu)要 素。
[0031] 變化點檢測電路20將控制輸入信號（Hdrv)與二輸入異或（EX-0R)電路22的一 個輸入端子連接，將控制輸入信號（Hdrv)經(jīng)由延遲電路（DELAY)21與異或電路22的另一 輸入端子連接。異或電路22的輸出端子即變化點檢測電路20的輸出端子與狀態(tài)轉(zhuǎn)移邏輯 電路23的輸入端子連接，從狀態(tài)轉(zhuǎn)移邏輯電路23輸出脈沖信號（SIG)。該狀態(tài)轉(zhuǎn)移邏輯電 路23利用狀態(tài)控制定時器電路24進行動作。
[0032] 如圖3所示，狀態(tài)轉(zhuǎn)移邏輯電路23具有利用輸入時鐘信號（CLK)使狀態(tài)轉(zhuǎn)移的狀 態(tài)機（FSM) 23b、根據(jù)狀態(tài)機23b的內(nèi)部狀態(tài)來產(chǎn)生脈沖信號的脈沖產(chǎn)生電路（SIGREG) 23c。 另外，狀態(tài)機23b中使用的時鐘信號（CLK)由作為變化點檢測電路20的輸出信號的單脈 沖（one-shot pulse)信號（XCHG)與決定狀態(tài)控制時刻的第2定時器電路26的輸出信號 (UP2)的邏輯或條件來生成。
[0033] (脈沖調(diào)制電路的動作） 圖4中示出具有上述結(jié)構(gòu)的脈沖調(diào)制電路11的動作時序圖。 脈沖調(diào)制電路11利用變化點檢測電路20,檢測控制輸入信號（Hdrv)的上升沿，生成 單脈沖信號（XCHG)。利用該脈沖信號，狀態(tài)轉(zhuǎn)移邏輯電路23的狀態(tài)機23b從作為初始狀 態(tài)的空閑狀態(tài)（IDLE)變化成下一狀態(tài)（ST1)。脈沖調(diào)制電路11具有兩個定時器電路，第1 定時器電路25決定脈沖調(diào)制電路11的輸出信號（SIG)的下降時刻，第2定時器電路26決 定狀態(tài)機23b的狀態(tài)轉(zhuǎn)移時刻。
[0034] 本實施例中，狀態(tài)機23b的內(nèi)部狀態(tài)具有包含空閑狀態(tài)（IDLE)在內(nèi)的四個狀態(tài)， 除空閑狀態(tài)（IDLE)以外的三個狀態(tài)（ST1/ST2/ST3)為調(diào)制的數(shù)據(jù)格式的數(shù)據(jù)數(shù)。本實施 例的脈沖調(diào)制電路11中生成三個數(shù)據(jù)。
[0035] (狀態(tài)機的狀態(tài)轉(zhuǎn)移） 圖5中示出狀態(tài)機（FSM) 23b的狀態(tài)轉(zhuǎn)移圖?；旧?，在所輸入的時鐘信號的上升沿， 以IDLE - ST1 - ST2 - ST3 - IDLE的順序進行轉(zhuǎn)移。在每一各自的狀態(tài)ST1、ST2、ST3， 各輸出信號STATE1、STATE2、STATE3變?yōu)橛行?。此外，在轉(zhuǎn)移狀態(tài)之間，作為用于使定時器 電路25、26動作的信號的EN(使能）信號變?yōu)橛行А?br> [0036] (狀態(tài)控制定時器電路24的結(jié)構(gòu)） 本實施例的定時器電路24利用兩個使用RC時間常數(shù)的定時器電路。第1定時器電路 25用于生成由脈沖調(diào)制電路11產(chǎn)生的調(diào)制脈沖即數(shù)據(jù)碼元的下降時刻。第2定時器電路 26檢測控制輸入信號的上升，用于決定23b狀態(tài)機的狀態(tài)轉(zhuǎn)移時刻。
[0037] 圖6中示出第2定時器電路26的電路結(jié)構(gòu)。利用由電阻26a和電容器26c構(gòu)成 的RC電路來進行計時。該定時器電路26中，在狀態(tài)機23b的輸出即EN信號從低（L)電平 變化成高（H)電平時，開始電容器26c的充電即開始計時。經(jīng)過規(guī)定時間后，若緩沖器26e 的輸入電壓超過閾值，則緩沖器26e的輸出從低電平變化成高電平。由此，從與門電路26g 輸出單脈沖信號。于是，經(jīng)由或門電路26b，N溝道型M0SFET26d導(dǎo)通，對已充電至電容器 26c的電荷進行放電。第2定時器電路26中，若在放電后，EN信號為高電平，則重復(fù)進行再 計時、和規(guī)定時間內(nèi)的放電。在第2定時器電路26的控制期間中即ΕΝ信號為高電平的期 間，定時器電路進行計時，狀態(tài)機23b的狀態(tài)進行轉(zhuǎn)移。
[0038] 將信號可靠地從低側(cè)傳送到高側(cè)的時間考慮在內(nèi)來設(shè)定RC時間常數(shù)的值。此外， RC時間常數(shù)X狀態(tài)轉(zhuǎn)移數(shù)+ α設(shè)定為在控制輸入信號Hdrv的最小脈沖寬度（tPW)以下。 此處，α為其他控制所需的時間余量。另外，EN信號的接通時間根據(jù)生成何種脈沖來預(yù)先 決定。
[0039] 圖7中示出第1定時器電路25的電路結(jié)構(gòu)。利用由電阻25c、25d和電容器25f構(gòu) 成的RC電路來進行計時。若達到緩沖器25h的閾值，則生成單脈沖信號，進行定時器復(fù)位。 第1定時器電路25決定脈沖調(diào)制電路11的輸出（SIG)的下降時刻，因此進行與第2定時 器電路26不同的控制。第2定時器電路26根據(jù)EN信號，以同一周期進行計時。然而，將 第1定時器電路25控制為僅在最初計時，RC時間常數(shù)為之后的周期的1/2倍。因此，在第 1定時器電路25中設(shè)置有控制用的鎖存電路25a。
[0040] 第1定時器電路25的RC時間常數(shù)電路的電阻25c、25d的電阻值分別為第2定時 器電路26的電阻26a的1/2。此外，第1定時器電路25的RC時間常數(shù)電路的電容器25f 的靜電電容與第2定時器電路26的電容器26c的靜電電容相同。
[0041] 在輸入第1定時器電路25的輸入信號（EN)為低電平時，鎖存電路25a被置位，鎖 存電路25a的輸出RCCHG成為高電平。該鎖存輸出進行動作，以使得RC時間常數(shù)電路的兩 串聯(lián)電阻元件中的一個電阻元件25c因 M0SFET25b而短路。因此，RC時間常數(shù)電路的電阻 值僅為電阻25d的電阻值。即，RC時間常數(shù)電路的電阻值為兩串聯(lián)電阻元件的總計電阻值 的1/2。一旦計時結(jié)束，則鎖存電路25a的輸出被復(fù)位，鎖存輸出RCCHG變成低電平。于是， 與電阻元件25c連接的M0SFET25b成為截止狀態(tài)。因此，RC時間常數(shù)電路的電阻值與輸出 RCCHG為高電平時相比設(shè)為2倍的值。由此，之后的RC時間常數(shù)以與第2定時器電路26的 RC時間常數(shù)相同的狀態(tài)進行動作。因此，定時器計時時間的間隔變?yōu)橄嗤?br> [0042] 圖8中示出本實施例的定時器電路25、26的時序圖。第2定時器電路26的電容 器26c的充電電壓波形（TIMER2)在本實施例中與狀態(tài)數(shù)相對應(yīng)，成為3齒的鋸齒波形，以 對狀態(tài)機的轉(zhuǎn)移時間進行計時。此外，第1定時器電路25的輸出信號（UP1)在比第2定時 器電路26的輸出信號（UP2)要早1/2周期的時刻，產(chǎn)生脈沖。
[0043] (脈沖調(diào)制電路11的時序圖） 圖9中示出脈沖調(diào)制電路的電路仿真結(jié)果。控制輸入信號Hdrv為低電平一高電平或 者高電平一低電平時，脈沖調(diào)制電路11的輸出信號SIG在三個狀態(tài)（ST1，ST2，ST3)之間依 次進行轉(zhuǎn)移，在每一各自的狀態(tài)輸出脈沖數(shù)據(jù)。本實施例的輸出信號SIG的格式由ST1 :起 始位、ST2:數(shù)據(jù)位、ST3:結(jié)束位構(gòu)成。并構(gòu)成為表示置位信號（SET)的數(shù)據(jù)位為無脈沖，表 示復(fù)位信號（RESET)的數(shù)據(jù)位為有脈沖。因此，控制輸入信號Hdrv變成高電平時，輸出信 號SIG的數(shù)據(jù)格式具有有脈沖一無脈沖一有脈沖的結(jié)構(gòu)。此外，控制輸入信號Hdrv變成低 電平時，輸出信號SIG的數(shù)據(jù)格式具有有脈沖一有脈沖一有脈沖的結(jié)構(gòu)。
[0044](脈沖解調(diào)電路的方框結(jié)構(gòu)） 圖10示出脈沖解調(diào)電路13的方框結(jié)構(gòu)。解調(diào)用變化點檢測電路30和解調(diào)用狀態(tài)轉(zhuǎn) 移邏輯電路31分別與脈沖調(diào)制電路11的變化點檢測電路20和狀態(tài)轉(zhuǎn)移邏輯電路23對應(yīng)。 此外，解調(diào)用狀態(tài)轉(zhuǎn)移邏輯電路31的狀態(tài)機（FSM)13f和狀態(tài)控制定時器電路（TMER)13g 的功能分別與狀態(tài)轉(zhuǎn)移邏輯電路23的狀態(tài)機（FSM) 23b和狀態(tài)控制定時器電路24相同。
[0045] 此外，在脈沖解調(diào)電路13中追加了數(shù)據(jù)位檢測用邏輯電路32。另外，解調(diào)用 變化點檢測電路30僅在空閑狀態(tài)（IDLE)時，檢測作為負邏輯信號的移位完成輸出信號 (SIGDRN)的變化點，輸出單脈沖信號（XCHG)。
[0046] 數(shù)據(jù)位檢測用邏輯電路32中，鎖存電路13k在狀態(tài)ST2中移位完成輸出信號 (SI⑶RN)為正時，由定時器輸出信號（UP1)來進行置位。然后，鎖存電路13r在鎖存電路 13k接通后的下一個定時器輸出信號（UP1)的輸出時刻接通。之后，鎖存電路13r在定時器 輸出信號（UP2)的輸出時刻關(guān)斷。由此，從鎖存電路13r輸出一個短置位信號（S)。
[0047] 此外，鎖存電路13m在狀態(tài)ST2中移位完成輸出信號（SI⑶RN)為負時，由定時器 輸出信號（UP1)進行置位。然后，鎖存電路13s在鎖存電路13m接通后的下一個定時器輸 出信號（UP1)的輸出時刻接通。之后，鎖存電路13s在定時器輸出信號（UP2)的輸出時刻 關(guān)斷。由此，從鎖存電路13s輸出一個短復(fù)位信號（R)。
[0048] (脈沖解調(diào)電路的動作） 圖11中示出脈沖解調(diào)電路13的動作時序圖。從電平移位電路12輸出的移位完成輸 出信號（SIGDRN)成為輸入脈沖解調(diào)電路13的輸入信號。該移位完成輸出信號（SIGDRN) 相對于脈沖調(diào)制電路11的輸出信號（SIG)邏輯反轉(zhuǎn)。
[0049] 脈沖解調(diào)電路13在最初的狀態(tài)（IDLE狀態(tài)）下檢測出移位完成輸出信號 (SIGDRN)的下降時，輸出對解調(diào)開始進行識別的單脈沖信號（XCHG)。
[0050] 脈沖解調(diào)電路13的狀態(tài)機（FSM) 13和狀態(tài)控制定時器電路13g具有與脈沖調(diào)制 電路11的狀態(tài)機（FSM) 23b和狀態(tài)控制定時器電路24相同的功能。此外，各狀態(tài)控制定時 器電路13g、24的時間常數(shù)也相同。
[0051] 因而，在該單脈沖信號（XCHG)產(chǎn)生時，狀態(tài)機（FSM) 13f的EN信號接通一定時間。 然后，在EN信號接通的期間，具有狀態(tài)控制定時器電路13g的兩個定時器電路（第1定時 器電路和第2定時器電路）進行動作。由此，從單脈沖信號（XCHG)的產(chǎn)生時刻開始，以與 調(diào)制時相同的時間間隔分別輸出狀態(tài)控制定時器電路13g的輸出信號（UP1，UP2)。
[0052] 此處，狀態(tài)控制定時器電路13g的輸出信號（UP2)為用于狀態(tài)機（FSM) 13f的狀態(tài) 轉(zhuǎn)移的脈沖信號。此外，狀態(tài)控制定時器電路13g的輸出信號（UP1)為用于在ST2狀態(tài)時 對數(shù)據(jù)位（SIGDRN)進行鎖存的脈沖信號。
[0053] 通過將由定時器輸出信號（UP1)鎖存的數(shù)據(jù)位（SET_READY，RESET_READY)用下一 個定時器輸出信號（UP1)讀入，來生成脈沖解調(diào)電路13的輸出信號即置位信號（S)和復(fù)位 信號（R)。鎖存輸出（LT0)通過利用鎖存電路96對該置位信號（S)/復(fù)位信號（R)的脈沖 信號進行鎖存來得到。
[0054] 通過以上處理來完成解調(diào)處理。LT0信號經(jīng)過高側(cè)驅(qū)動器97成為輸入到高電位側(cè) 開關(guān)元件XD1的柵極的H0輸出。
[0055] 圖12中示出脈沖解調(diào)電路13的電路仿真結(jié)果?；赟IGDRN信號的三個脈沖，對 LT0信號進行解調(diào)。
[0056] 如上所述，本發(fā)明的實施方式的高側(cè)驅(qū)動電路的特征在于，僅使用一個電平移位 電路，設(shè)置脈沖調(diào)制電路來替代低電位側(cè)的脈沖產(chǎn)生電路，并在高電位側(cè)的鎖存電路前級 追加了解調(diào)功能。
[0057] 圖13(a)中示出圖1的結(jié)構(gòu)中的高側(cè)驅(qū)動電路10的輸入輸出信號（Hdrv，H0)及 調(diào)制信號（SIG)的時序圖。此外，圖13(b)中示出現(xiàn)有方式的時序圖以進行比較。
[0058] 如圖13(a)所示，本發(fā)明中，具有如下特征：控制輸入信號Hdrv的最小脈沖寬度 (tPW)被確定，在該最小脈沖寬度（tPW)的時間內(nèi)從低側(cè)向高側(cè)至少傳送2次以上的脈沖信 號。
[0059] 分別在圖14(a)、圖14(b)中示出本實施例的脈沖次數(shù)（3次）的脈沖信號的數(shù)據(jù) 格式、最小脈沖次數(shù)（2次）的脈沖信號的數(shù)據(jù)格式。在調(diào)制側(cè)生成的數(shù)據(jù)的最初脈沖信號 表示起始位，必定輸出脈沖信號。利用該脈沖信號，在解調(diào)側(cè)對數(shù)據(jù)信號的開始進行識別。 第二個數(shù)據(jù)表示數(shù)據(jù)位。利用二進制數(shù)據(jù)的值，確定有無脈沖。該二進制數(shù)據(jù)用于表示置 位信號、復(fù)位信號，例如置位狀態(tài)表示有脈沖，復(fù)位狀態(tài)表示無脈沖。這樣，本發(fā)明中，能最 少利用兩個脈沖進行調(diào)制解調(diào)，將用于調(diào)制解調(diào)的數(shù)據(jù)格式僅設(shè)為1 :起始位、2 :數(shù)據(jù)位， 通過將狀態(tài)轉(zhuǎn)移邏輯（FSM)的狀態(tài)設(shè)為包含IDLE狀態(tài)在內(nèi)的三個狀態(tài)，從而能進行調(diào)制解 調(diào)。
[0060] 另一方面，本發(fā)明可適用的脈沖數(shù)的最小值為2。此外，本發(fā)明具有如下前提條件： 控制輸入信號Hdrv的最小脈沖寬度（tPW)被預(yù)先確定，在該最小脈沖寬度（tPW)的時間內(nèi) 從低側(cè)向高側(cè)至少傳送2次脈沖信號。本發(fā)明的半導(dǎo)體裝置即高側(cè)驅(qū)動電路中，只要在該 前提條件的范圍內(nèi)，就能利用多次的脈沖進行數(shù)據(jù)的調(diào)制解調(diào)。在此情況下，為了識別誤脈 沖，還可以追加簡單的奇偶校驗位、附加用于對誤脈沖進行糾正的糾錯碼等。此外，通過增 加數(shù)據(jù)位長度，從而能進行糾錯、傳送置位信號/復(fù)位信號以外的信息。例如，還可設(shè)置基 于溫度信息來對圖6、圖7的RC時間常數(shù)進行微調(diào)整這一相對于溫度變化的延遲保證功能 等。
[0061] 以上，根據(jù)本發(fā)明的實施方式,能利用一個電平移位電路來驅(qū)動高電位側(cè)開關(guān)元 件，因此，能削減費用。此外，本發(fā)明的實施方式中，由于在一個電平移位電路中通過調(diào)制解 調(diào)來傳送用于控制高電位側(cè)開關(guān)元件的置位信號、復(fù)位信號，因此，能降低dv/dt噪聲等的 影響，并能防止由兩組電平移位電路構(gòu)成系統(tǒng)時的因器件特性偏差而導(dǎo)致的誤動作。
[0062] 本實施例中，對于進行從低側(cè)向高側(cè)的電平上拉方向的信號傳送的電平上拉電路 組進行了說明。對于進行從高側(cè)向低側(cè)的電平下拉方向的信號傳送的電平下拉電路組，也 可通過將調(diào)制解調(diào)電路在高側(cè)和低側(cè)進行替換來實現(xiàn)。
[0063] 此外，本發(fā)明的半導(dǎo)體裝置中，通過分別設(shè)置電平上拉電路組和電平下拉電路組， 能進行雙向的信號傳送。例如，利用電平下拉電路組，能將由高側(cè)的輸出（H0)驅(qū)動的高電 位側(cè)開關(guān)元件XD1的過電流檢測、過熱檢測結(jié)果傳送到低側(cè)。 標號說明
[0064] 10高側(cè)驅(qū)動電路（半導(dǎo)體裝置） 11脈沖調(diào)制電路 12,93,94電平移位電路 13脈沖解調(diào)電路 20變化點檢測電路 22異或電路 23狀態(tài)轉(zhuǎn)移邏輯電路 23a，26b或門電路 23b狀態(tài)機 23c脈沖產(chǎn)生電路 24狀態(tài)控制定時器電路 25, 26定時器電路 13k，13m，13r，13s，25a，96 鎖存電路 25b，26d MOSFET 25c，25d，26a 電阻 25f，26c電容器 25h，26e緩沖器 25i延遲電路 25j，26g與門電路 30解調(diào)用變化點檢測電路 31解調(diào)用狀態(tài)轉(zhuǎn)移邏輯電路 32數(shù)據(jù)位檢測用邏輯電路 60輸出電路 70輸入緩沖器&保護電路 80低側(cè)驅(qū)動電路 81低側(cè)驅(qū)動器 90現(xiàn)有的高側(cè)驅(qū)動電路 91脈沖產(chǎn)生電路 92控制信號輸出電路 95鎖存誤動作保護電路 97高側(cè)驅(qū)動器 D1?D3二極管 LSR1?LSR3電阻元件 PS外部電源 XD1、XD2開關(guān)元件
【權(quán)利要求】
1. 一種半導(dǎo)體裝置，該半導(dǎo)體裝置對插入于高電位的主電源電位與低電位的主電源電 位之間的串聯(lián)連接的高電位側(cè)開關(guān)元件和低電位側(cè)開關(guān)元件中的高電位側(cè)開關(guān)元件進行 驅(qū)動控制，其特征在于，包括 ： 一個電平移位電路，該電平移位電路提高低電壓的電位系統(tǒng)中動作的低側(cè)區(qū)域的輸入 信號的信號電平，并將其作為在高電壓的電位系統(tǒng)中動作的高側(cè)區(qū)域的信號進行輸出； 脈沖調(diào)制電路，該脈沖調(diào)制電路在低側(cè)區(qū)域中動作，在將1位設(shè)為一組H、L符號的組合 時，生成由2位以上構(gòu)成的表示置位信號或復(fù)位信號的數(shù)據(jù)碼元，并將其作為所述電平移 位電路的輸入信號來輸出； 脈沖解調(diào)電路，該脈沖解調(diào)電路在高側(cè)區(qū)域中動作，對從所述電平移位電路輸出的數(shù) 據(jù)碼元進行解調(diào)，生成電平移位完成的置位信號或復(fù)位信號；以及 控制電路，該控制電路基于從所述脈沖解調(diào)電路輸出的電平移位完成的置位信號/復(fù) 位信號，控制所述高電位側(cè)開關(guān)元件的導(dǎo)通/非導(dǎo)通。
2. 如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述脈沖調(diào)制電路具有： 利用時鐘輸入使內(nèi)部狀態(tài)依次轉(zhuǎn)移的狀態(tài)機； 決定所述數(shù)據(jù)碼元的下降時刻的第1定時器電路；以及 檢測控制輸入信號的上升，決定所述狀態(tài)機的狀態(tài)轉(zhuǎn)移時刻的第2定時器電路， 所述狀態(tài)機利用所述第2定時器電路，至少在第1狀態(tài)、第2狀態(tài)之間依次進行轉(zhuǎn)移， 在第1狀態(tài)時發(fā)送起始位，在第2狀態(tài)時發(fā)送表示置位信號或復(fù)位信號的數(shù)據(jù)位。
3. 如權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于， 還設(shè)置有降低高側(cè)區(qū)域的輸入信號的信號電平，并將其作為低側(cè)區(qū)域的信號進行輸出 的電平移位電路，從而包括能實現(xiàn)雙向的信號傳送的電平移位電路組。
【文檔編號】H03K7/08GK104094525SQ201380008264
【公開日】2014年10月8日 申請日期:2013年1月21日 優(yōu)先權(quán)日:2012年4月2日
【發(fā)明者】赤羽正志 申請人:富士電機株式會社