一種芯片引腳復(fù)用電路的制作方法
【專利摘要】本發(fā)明公開了一種芯片引腳復(fù)用電路，外接芯片電路、第一引腳以及最少一個(gè)第二引腳；所述芯片電路包括第一輸入/輸出電路，以及對(duì)應(yīng)每一個(gè)第二引腳的第二輸入/輸出電路和N個(gè)待測(cè)電路，N≥1且為自然數(shù)，所述引腳復(fù)用電路包括：N+1選一開關(guān)電路，以及輸出關(guān)斷使能信號(hào)給第一輸入/輸出電路、第二輸入/輸出電路和N+1選一開關(guān)電路的模式選擇電路，以及輸出N路邏輯信號(hào)給N+1選一開關(guān)電路的測(cè)試信號(hào)選擇電路，其中：第二引腳通過(guò)N+1選一開關(guān)電路一一連接第二輸入/輸出電路和N個(gè)待測(cè)電路；第一引腳施加電壓給模式選擇電路和測(cè)試信號(hào)選擇電路。本發(fā)明具有結(jié)構(gòu)簡(jiǎn)單易集成、不需要外圍器件、有效降低芯片成本以及提高產(chǎn)品利潤(rùn)的優(yōu)點(diǎn)。
【專利說(shuō)明】—種芯片引腳復(fù)用電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及模擬集成電路，尤其涉及一種具備測(cè)試可選的芯片引腳復(fù)用電路。
【背景技術(shù)】
[0002]目前，集成電路芯片的測(cè)試通常在投片出來(lái)之后進(jìn)行。由于芯片的高集成性、高復(fù)雜性，不僅需要測(cè)試芯片的輸出信號(hào)，還需要測(cè)試個(gè)別內(nèi)部功能信號(hào)，所以芯片的可測(cè)性很重要。在傳統(tǒng)的測(cè)試中，通常在芯片內(nèi)部增加測(cè)試PAD或者增加芯片的引腳，用于檢測(cè)內(nèi)部功能信號(hào)的正確性。無(wú)論是芯片內(nèi)部增加測(cè)試PAD，還是芯片外部增加引腳，都需要額外增加芯片面積，特別是在芯片固有面積小的情況下，更加增加了芯片成本。
[0003]隨著集成電路的發(fā)展，不僅要求集成電路芯片能夠具有可測(cè)性，還要求測(cè)試方案盡量節(jié)省芯片面積，以節(jié)約芯片成本，從而提高產(chǎn)品利潤(rùn)，同時(shí)還要求能為投片出來(lái)的芯片進(jìn)行調(diào)試及二次投片提供方便。這成為本 申請(qǐng)人:致力于研究的方向。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于針對(duì)集成電路芯片可測(cè)性設(shè)計(jì)的需求，提供一種具備測(cè)試可選的芯片引腳復(fù)用電路，具有結(jié)構(gòu)簡(jiǎn)單易集成、不需要外圍器件、有效降低芯片成本以及提高產(chǎn)品利潤(rùn)的優(yōu)點(diǎn)。
[0005]實(shí)現(xiàn)上述目的的技術(shù)方案是:
[0006]一種芯片引腳復(fù)用電路，外接芯片電路、第一引腳以及最少一個(gè)第二引腳；所述芯片電路包括連接第一引腳的第一輸入/輸出電路，以及對(duì)應(yīng)每一個(gè)第二引腳的第二輸入/輸出電路和N個(gè)待測(cè)電路，NS I且為自然數(shù)，所述引腳復(fù)用電路包括模式選擇電路、測(cè)試信號(hào)選擇電路和N+1選一開關(guān)電路，
[0007]針對(duì)一個(gè)第二引腳，
[0008]該第二引腳通過(guò)所述N+1選一開關(guān)電路的N+1路開關(guān)一一連接所述第二輸入/輸出電路和N個(gè)待測(cè)電路；
[0009]所述第一引腳施加電壓給所述模式選擇電路和測(cè)試信號(hào)選擇電路；
[0010]所述模式選擇電路根據(jù)被施加電壓輸出關(guān)斷使能信號(hào)，控制所述第一輸入/輸出電路和第二輸入/輸出電路工作的啟停，以及控制所述N+1選一開關(guān)電路將所述第二引腳與第二輸入/輸出電路接通或截?cái)啵?br> [0011]所述測(cè)試信號(hào)選擇電路根據(jù)被施加電壓輸出N路邏輯信號(hào)，在同一時(shí)間控制所述N+1選一開關(guān)電路將所述第二引腳與某個(gè)待測(cè)電路接通，與其他N-1個(gè)待測(cè)電路截?cái)唷?br> [0012]上述的芯片引腳復(fù)用電路，其中，所述N為2，待測(cè)電路為第一待測(cè)電路和第二待測(cè)電路；所述N+1選一開關(guān)電路為三選一開關(guān)電路，包括第一開關(guān)、第二開關(guān)和第三開關(guān)，其中:
[0013]所述第三開關(guān)連接所述第二引腳與第二輸入/輸出電路，其使能端接收所述模式選擇電路輸出的關(guān)斷使能信號(hào)；[0014]所述第一開關(guān)連接所述第二引腳與第一待測(cè)電路，其使能端接收所述測(cè)試信號(hào)選擇電路輸出的第一邏輯信號(hào)；
[0015]所述第二開關(guān)連接所述第二引腳與第二待測(cè)電路，其使能端接收所述測(cè)試信號(hào)選擇電路輸出的第二邏輯信號(hào)。
[0016]上述的芯片引腳復(fù)用電路，其中，所述第三開關(guān)為常閉開關(guān)，接收高電平后斷開；所述第一開關(guān)和所述第二開關(guān)均為常開開關(guān)，接收高電平后閉合；所述第一輸入/輸出電路和第二輸入/輸出電路接收高電平后停止工作。
[0017]上述的芯片引腳復(fù)用電路，其中，
[0018]所述第一引腳施加小于預(yù)設(shè)的測(cè)試模式閾值的負(fù)電壓，所述模式選擇電路輸出的關(guān)斷使能信號(hào)變?yōu)楦唠娖剑?br> [0019]所述第一引腳施加命為第一測(cè)試選擇電壓的負(fù)電壓，所述測(cè)試信號(hào)選擇電路輸出的第一邏輯信號(hào)變?yōu)楦唠娖?，第二邏輯信?hào)變?yōu)榈碗娖剑?br> [0020]所述第一引腳施加命為第二測(cè)試選擇電壓的負(fù)電壓，所述測(cè)試信號(hào)選擇電路輸出的第一邏輯信號(hào)變?yōu)榈碗娖?，第二邏輯信?hào)變?yōu)楦唠娖健?br> [0021]上述的芯片引腳復(fù)用電路，其中，
[0022]所述模式選擇電路包括第一 NMOS管、提供鏡像用電流的第七PMOS管、鏡像所述電流并將鏡像電流輸出端與所述第一 NMOS管漏極相連的第一 PMOS管、鏡像所述電流并將鏡像電流輸出端與所述第一 NMOS管柵極相連的第二 PMOS管、電阻和三極管，其中:
[0023]所述電阻一端連接所述第一 NMOS管的柵極，另一端連接所述三極管的發(fā)射極；
[0024]所述三極管的基極連接所述第一引腳，集電極連接所述第一 NMOS管的源極并接地；
[0025]所述第一 NMOS管的漏極輸出所述關(guān)斷使能信號(hào)；
[0026]所述測(cè)試信號(hào)選擇電路包括第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、鏡像所述第七PMOS管所提供電流并將鏡像電流輸出端與所述第二 NMOS管漏極相連的第三PMOS管、鏡像所述第七PMOS管所提供電流并將鏡像電流輸出端與所述第四NMOS管漏極相連的第四PMOS管、第五PMOS管、第六PMOS管、非門以及與門，其中:
[0027]所述第二 NMOS管的柵極接地，源極連接所述第三NMOS管的漏極和柵極；
[0028]所述第三NMOS管的源極連接所述第一引腳；
[0029]所述第四NMOS管的柵極接地，源極連接所述第一引腳；
[0030]所述第五NMOS管的柵極接偏置電壓，源極接地，漏極接所述第五PMOS管的漏極；
[0031]所述第六NMOS管的柵極接偏置電壓，源極接地，漏極接所述第六PMOS管的漏極；
[0032]所述第五PMOS管的柵極接所述第二 NMOS管的漏極，源極接電源；
[0033]所述第六PMOS管的柵極接所述第四NMOS管的漏極，源極接電源；
[0034]所述非門的輸入端接所述第五NMOS管的漏極；
[0035]所述與門的一輸入端接所述非門的輸出端，另一輸入端接所述第六NMOS管的漏極，輸出端接所述第一開關(guān)的使能端；
[0036]所述第五NMOS管的漏極還連接所述第二開關(guān)的使能端。
[0037]上述的芯片引腳復(fù)用電路，其中，所述第二 NMOS管、第三NMOS管和第四NMOS管各自導(dǎo)通時(shí)的柵極-源極電壓均為Vcsth ；[0038]所述測(cè)試模式閾值的絕對(duì)值在零和Vesra之間；
[0039]所述第一測(cè)試選擇電壓的絕對(duì)值在Vesra和2VesTH之間；
[0040]所述第二測(cè)試選擇電壓的絕對(duì)值大于2V.。
[0041]本發(fā)明的有益效果是:本發(fā)明采用具備測(cè)試可選的引腳復(fù)用機(jī)制而不是簡(jiǎn)單芯片內(nèi)部電路增加測(cè)試PAD或芯片外部增加引腳，具有下列優(yōu)點(diǎn):
[0042]I)結(jié)構(gòu)簡(jiǎn)單易集成、通過(guò)在復(fù)用引腳PINl上加一負(fù)電壓，可使系統(tǒng)從正常工作模式切換至測(cè)試模式。
[0043]2)通過(guò)添加的模式選擇電路，可使在測(cè)試模式下控制與復(fù)用引腳相連接的電路不工作，并斷開復(fù)用引腳PIN2與原電路的連接，使引腳PIN2用于輸出測(cè)試信號(hào)。
[0044]3)通過(guò)添加的測(cè)試信號(hào)選擇電路，可根據(jù)引腳PINl所加負(fù)電壓的大小選擇待測(cè)信號(hào)，使得復(fù)用引腳PIN2可再?gòu)?fù)用。
[0045]4)無(wú)論哪種集成電路芯片，只要在測(cè)試內(nèi)部個(gè)別功能信號(hào)時(shí)，有引腳處于無(wú)用狀態(tài)，這種測(cè)試機(jī)制都可以用來(lái)檢測(cè)內(nèi)部功能的正確性，又可以大大降低測(cè)試成本，從而提高廣品利潤(rùn)。
【專利附圖】

【附圖說(shuō)明】
[0046]圖1是本發(fā)明的芯片引腳復(fù)用電路的結(jié)構(gòu)電路圖；
[0047]圖2是本發(fā)明一種【具體實(shí)施方式】的電路圖。
【具體實(shí)施方式】
[0048]下面將結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步說(shuō)明。
[0049]本發(fā)明針對(duì)集成電路芯片可測(cè)性設(shè)計(jì)的需求，提供具備測(cè)試可選的引腳復(fù)用電路，不限于復(fù)用幾個(gè)引腳，本實(shí)施例中，復(fù)用兩個(gè)引腳。
[0050]請(qǐng)參閱圖1，本發(fā)明的芯片引腳復(fù)用電路，連接芯片電路4和復(fù)用的第一、第二引腳PINl、PIN2,芯片電路4包括第一輸入/輸出電路41、第二輸入/輸出電路42和N個(gè)待測(cè)電路，NS I且為自然數(shù)。應(yīng)用本發(fā)明，整個(gè)系統(tǒng)的工作分為正常工作模式和測(cè)試模式。[0051 ] 本發(fā)明的芯片引腳復(fù)用電路包括模式選擇電路1、測(cè)試信號(hào)選擇電路2和N+1選一開關(guān)電路，第二引腳PIN2通過(guò)N+1選一開關(guān)電路的N+1路開關(guān)一一連接第二輸入/輸出電路42和N個(gè)待測(cè)電路。本實(shí)施例中，N為2，因此，待測(cè)電路為第一待測(cè)電路43和第二待測(cè)電路44 ；N+1選一開關(guān)電路為三選一開關(guān)電路3，三選一開關(guān)電路3包括第一、第二、第三開關(guān)SW1、Sff2, SW3，其中:第一引腳PINl施加電壓，并分別連接模式選擇電路1、測(cè)試信號(hào)選擇電路2和第一輸入/輸出電路41 ;模式選擇電路I輸出關(guān)斷使能信號(hào)DISABLE，并分別連接第一輸入/輸出電路41、第二輸入/輸出電路42和第三開關(guān)SW3的使能端；測(cè)試信號(hào)選擇電路2輸出第一、第二邏輯信號(hào)T1、T2，分別連接第一、第二開關(guān)SW1、SW2的使能端；第二引腳ΡΙΝ2通過(guò)第一、第二、第三開關(guān)SW1、Sff2, SW3分別連接第一待測(cè)電路43、第二待測(cè)電路44和第二輸入/輸出電路42。第三開關(guān)SW3為常閉開關(guān)，接收高電平后斷開；第一開關(guān)Sffl和所述第二開關(guān)SW2均為常開開關(guān)，接收高電平后閉合。
[0052]整個(gè)系統(tǒng)工作于正常工作模式時(shí):第一引腳PINl輸入/輸出一非負(fù)電壓,關(guān)斷使能信號(hào)DISABLE=。,第一引腳PINl與第一輸入/輸出電路41相連,用于系統(tǒng)正常的輸入/輸出；此時(shí)，三選一開關(guān)電路3中第三開關(guān)SW3閉合,第二引腳PIN2與第二輸入/輸出電路42相連，用于系統(tǒng)正常的輸入/輸出；此時(shí)，測(cè)試信號(hào)選擇電路2產(chǎn)生的邏輯信號(hào)Tl=O,T2=0，第一開關(guān)SWl斷開，第二開關(guān)SW2斷開。
[0053]為使整個(gè)系統(tǒng)工作于測(cè)試模式，在第一引腳PINl上加一負(fù)電壓，該負(fù)電壓小于測(cè)試模式閾值Vpinith，使得模式選擇電路I產(chǎn)生的關(guān)斷使能信號(hào)DISABLE為高電平，從而使得第一輸入/輸出電路41和第二輸入/輸出電路42停止工作，并對(duì)第三開關(guān)SW3的使能端使能，使得第三開關(guān)SW3斷開，第二輸入/輸出電路42與第二引腳PIN2的連接斷開，進(jìn)入測(cè)試模式。測(cè)試模式閾值Vpinith為剛好使得系統(tǒng)從正常工作模式進(jìn)入測(cè)試模式時(shí)第一引腳PINl所加負(fù)電壓的大?。?br> [0054]當(dāng)系統(tǒng)工作于測(cè)試模式時(shí):第一引腳PINl施加負(fù)電壓VPIN1A、VPIN1B(第一、第二測(cè)試選擇電壓VPIN1A、Vpinib),并輸入到測(cè)試信號(hào)選擇電路2，根據(jù)第一引腳PINl所加負(fù)電壓的大小產(chǎn)生第一、第二邏輯信號(hào)T1、T2，控制第一開關(guān)SWl和第二開關(guān)SW2 ;當(dāng)施加的為第一測(cè)試選擇電壓Vpinia時(shí)，Tl=I，Τ2=0時(shí)，第一開關(guān)SWl閉合，第二開關(guān)SW2斷開，第一待測(cè)電路43與第二引腳ΡΙΝ2相連，用于輸出第一待測(cè)電路43的輸出信號(hào)TESTl ;當(dāng)施加的為第二測(cè)試選擇電壓Vpinib時(shí)，Tl=O, T2=l時(shí)，第二開關(guān)SW2閉合，第一開關(guān)SWl斷開，第二待測(cè)電路44與第二引腳ΡΙΝ2相連，用于輸出第二待測(cè)電路44的輸出信號(hào)TEST2 ;不存在Tl=l，T2=l的情況。
[0055]為更清楚地介紹本發(fā)明，將模式選擇電路I和測(cè)試信號(hào)選擇電路2具體化，即:提供本發(fā)明具體的實(shí)施方案。請(qǐng)參閱圖2:
[0056]模式選擇電路I包括第一 NMOS管MNl、提供鏡像用電流11的第七PMOS管ΜΡ7、鏡像所述電流Il并將鏡像電流輸出端與第一 NMOS管麗I漏極相連的第一 PMOS管ΜΡ1、鏡像所述電流Il并將鏡像電流輸出端與第一 NMOS管麗I柵極相連的第二 PMOS管ΜΡ2、電阻Rl和三極管Ql，其中:
[0057]電阻Rl —端連接第一 NMOS管MNl的柵極，另一端連接三極管Ql的發(fā)射極；
[0058]三極管Ql的基極連接第一引腳PINl，集電極連接第一 NMOS管MNl的源極并接地；
[0059]第一 NMOS管麗I的漏極輸出關(guān)斷使能信號(hào)，即分別連接第一輸入/輸出電路41、第二輸入/輸出電路42和第三開關(guān)SW3的使能端。
[0060]測(cè)試信號(hào)選擇電路2包括第二 NMOS管ΜΝ2、第三NMOS管ΜΝ3、第四NMOS管ΜΝ4、第五NMOS管ΜΝ5、第六NMOS管ΜΝ6、鏡像第七PMOS管ΜΡ7所提供電流Il并將鏡像電流輸出端與第二 NMOS管ΜΝ2漏極相連的第三PMOS管MP3、鏡像第七PMOS管ΜΡ7所提供電流Il并將鏡像電流輸出端與第四NMOS管ΜΝ4漏極相連的第四PMOS管MP4、第五PMOS管ΜΡ5、第六PMOS管ΜΡ6、非門121以及與門122，其中:
[0061 ] 為了方便，第三PMOS管MP3和第四PMOS管MP4才鏡像第七PMOS管ΜΡ7所提供電流11，測(cè)試信號(hào)選擇電路2可以自己設(shè)置提供鏡像用電流的PMOS管；
[0062]第二 NMOS管麗2的柵極接地，源極連接第三NMOS管麗3的漏極和柵極；
[0063]第三NMOS管麗3的源極連接第一引腳PINl ；
[0064]第四NMOS管ΜΝ4的柵極接地，源極連接第一引腳PINl ；
[0065]第五NMOS管麗5的柵極接偏置電壓VBIASl，導(dǎo)通，源極接地，漏極接第五PMOS管ΜΡ5的漏極；[0066]第六NMOS管MN6的柵極接偏置電壓VBIASl，導(dǎo)通，源極接地，漏極接第六PMOS管MP6的漏極；
[0067]第五PMOS管MP5的柵極接第二 NMOS管麗2的漏極，源極接電源；
[0068]第六PMOS管MP6的柵極接第四NMOS管MN4的漏極，源極接電源；
[0069]非門121的輸入端接第五NMOS管麗5的漏極；
[0070]與門122的一輸入端接非門121的輸出端，另一輸入端接第六NMOS管MN6的漏極，輸出端接第一開關(guān)(SWl)的使能端,輸出第一邏輯信號(hào)Tl ；
[0071]第五NMOS管麗5的漏極還連接第二開關(guān)SW2的使能端，輸出第一邏輯信號(hào)T2。
[0072]綜上，第一 PMOS管MP1、第二 PMOS管MP2鏡像第七PMOS管MP7的電流II，Il在電阻Rl上產(chǎn)生電壓VK1，在三極管Ql的基極-發(fā)射極件產(chǎn)生電壓Vebqi ;二者加上第一引腳PINl的電壓Vpini，得到第一 NMOS管麗I的柵極電壓\。即:
[0073]Va-Vpini +Vebqi +Ve1-Vpini +Vebqi+11*R1
[0074]當(dāng)Va大于第一 NMOS管麗I的柵極-源極電壓Vesmi時(shí)，第一 NMOS管麗I導(dǎo)通，使得關(guān)斷使能信號(hào)DISABLE為低電平；當(dāng)Va小于Veswi,第一 NMOS管麗I截止，使得關(guān)斷使能信號(hào)DISABLE為高電平。通過(guò)合理的設(shè)置Il和Rl兩個(gè)參數(shù)，使得在正常工作模式下，Va恒大于v<smi，關(guān)斷使能信號(hào)DISABLE恒為低電平；為進(jìn)入測(cè)試模式，第一引腳PINl施加小于測(cè)試模式閾值Vpinith的負(fù)電壓，使得Va小于Veswi,使得關(guān)斷使能信號(hào)DISABLE從低電平切換為高電平，從而進(jìn)入測(cè)試模式。
[0075]第三PMOS管MP3、第四PMOS管MP4鏡像第七PMOS管MP7的電流Il ;同時(shí)，認(rèn)定第二 NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4各自導(dǎo)通時(shí)的柵極-源極電壓均為Vgsth ;因此，測(cè)試模式閾值Vpinith的絕對(duì)值在零和Vesra之間，即:
[0076]_VGSTH〈VpmTH〈0
[0077]在測(cè)試模式下，第一引腳PINl施加負(fù)電壓，當(dāng)該負(fù)電壓的絕對(duì)值在Vesra和2VesTH之間，第四NMOS管MN4導(dǎo)通，第二、第三NMOS管MN2、MN3截止，使得第六PMOS管MP6導(dǎo)通，第五PMOS管MP5截止，得到第六NMOS管MN6的漏極為高電平，第五NMOS管麗5的漏極為低電平，即T2=0，非門121和與門122的組合輸出Tl=I，此時(shí)第一引腳PINl上所加負(fù)電壓為第一測(cè)試選擇電壓Vpinia，即:
[0078]_2VGSTH〈VP皿A〈-VGSTH
[0079]當(dāng)?shù)谝灰_PINl施加負(fù)電壓的絕對(duì)值大于2VesTH，第二、第三、第四NMOS管麗2、MN3、MN4均導(dǎo)通，使得第五、第六PMOS管MP5、MP6導(dǎo)通，得到第五、第六NMOS管MN5、MN6的漏極均為高電平，即T2=l，非門121和與門122的組合輸出Τ1=0，此時(shí)，該負(fù)電壓為第二測(cè)試選擇電壓Vpinib,即:
[0080]Vpinib〈_2Vgsth
[0081]在本發(fā)明中，第一引腳PINl所加負(fù)電壓的大小取決于所選工藝，及所加偏置電流II。
[0082]綜上，本發(fā)明是一種針對(duì)集成電路芯片可測(cè)性設(shè)計(jì)的需求，設(shè)計(jì)的具備測(cè)試可選的引腳復(fù)用電路。通過(guò)在第一引腳PINl上加一負(fù)電壓，可使系統(tǒng)從正常工作模式切換至測(cè)試模式。通過(guò)模式選擇電路1，以使在測(cè)試模式下控制與復(fù)用引腳相連接的電路(第一輸入/輸出電路41、第二輸入/輸出電路42)不工作，并斷開復(fù)用第二引腳PIN2與原電路的連接，使第二引腳PIN2用于輸出測(cè)試信號(hào)；并且通過(guò)測(cè)試信號(hào)選擇電路2，根據(jù)第一引腳PINl所加負(fù)電壓的大小選擇待測(cè)信號(hào)，使得第二引腳PIN2可再?gòu)?fù)用。無(wú)論哪種集成電路芯片，只要在測(cè)試內(nèi)部個(gè)別功能信號(hào)時(shí)，有引腳處于無(wú)用狀態(tài)，這種測(cè)試機(jī)制都可以用來(lái)檢測(cè)內(nèi)部功能的正確性，又可以大大降低測(cè)試成本。同時(shí)，在撤除第一引腳PINl上所加負(fù)電壓后，系統(tǒng)又回到正常工作模式。
[0083]以上實(shí)施例僅供說(shuō)明本發(fā)明之用，而非對(duì)本發(fā)明的限制，有關(guān)【技術(shù)領(lǐng)域】的技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以作出各種變換或變型，因此所有等同的技術(shù)方案也應(yīng)該屬于本發(fā)明的范疇，應(yīng)由各權(quán)利要求所限定。
【權(quán)利要求】
1.一種芯片引腳復(fù)用電路，外接芯片電路(4)、第一引腳(PINl)以及最少一個(gè)第二引腳(PIN2);所述芯片電路(4)包括連接第一引腳(PINl)的第一輸入/輸出電路(41)，以及對(duì)應(yīng)每一個(gè)第二引腳(ΡΙΝ2)的第二輸入/輸出電路(42)和N個(gè)待測(cè)電路，N > I且為自然數(shù)，其特征在于，所述引腳復(fù)用電路包括模式選擇電路(I)、測(cè)試信號(hào)選擇電路(2)和Ν+1選一開關(guān)電路， 針對(duì)一個(gè)第二引腳(ΡΙΝ2)， 該第二引腳(ΡΙΝ2)通過(guò)所述Ν+1選一開關(guān)電路的Ν+1路開關(guān)一一連接所述第二輸入/輸出電路(42 )和N個(gè)待測(cè)電路； 所述第一引腳(PINl)施加電壓給所述模式選擇電路(I)和測(cè)試信號(hào)選擇電路(2 ); 所述模式選擇電路(I)根據(jù)被施加電壓輸出關(guān)斷使能信號(hào)，控制所述第一輸入/輸出電路(41)和第二輸入/輸出電路(42)工作的啟停，以及控制所述Ν+1選一開關(guān)電路將所述第二引腳(ΡΙΝ2)與第二輸入/輸出電路(42)接通或截?cái)啵? 所述測(cè)試信號(hào)選擇電路(2)根據(jù)被施加電壓輸出N路邏輯信號(hào)，在同一時(shí)間控制所述N+1選一開關(guān)電路將所述第二引腳(ΡΙΝ2)與某個(gè)待測(cè)電路接通，與其他N-1個(gè)待測(cè)電路截?cái)唷?br> 2.根據(jù)權(quán)利要求1所述的芯片引腳復(fù)用電路，其特征在于，所述N為2，待測(cè)電路為第一待測(cè)電路(43)和第二待測(cè)電路(44);所述Ν+1選一開關(guān)電路為三選一開關(guān)電路(3)，包括第一開關(guān)(SW1)、第二開關(guān)(SW2)和第三開關(guān)(SW3)，其中: 所述第三開關(guān)(SW3)連接所述第二引腳(ΡΙΝ2)與第二輸入/輸出電路(42)，其使能端接收所述模式選擇電路(I)輸出的關(guān)斷使能信號(hào)； 所述第一開關(guān)(SWl)連接所述第二引腳(ΡΙΝ2)與第一待測(cè)電路(43)，其使能端接收所述測(cè)試信號(hào)選擇電路(2)輸出的第一邏輯信號(hào)； 所述第二開關(guān)(SW2)連接所述第二引腳(ΡΙΝ2)與第二待測(cè)電路(44)，其使能端接收所述測(cè)試信號(hào)選擇電路(2)輸出的第二邏輯信號(hào)。
3.根據(jù)權(quán)利要求2所述的芯片引腳復(fù)用電路，其特征在于，所述第三開關(guān)(SW3)為常閉開關(guān)，接收高電平后斷開；所述第一開關(guān)(SWl)和所述第二開關(guān)(SW2)均為常開開關(guān)，接收高電平后閉合；所述第一輸入/輸出電路(41)和第二輸入/輸出電路(42)接收高電平后停止工作。
4.根據(jù)權(quán)利要求3所述的芯片引腳復(fù)用電路，其特征在于， 所述第一引腳(PINl)施加小于預(yù)設(shè)的測(cè)試模式閾值的負(fù)電壓，所述模式選擇電路(I)輸出的關(guān)斷使能信號(hào)變?yōu)楦唠娖剑? 所述第一引腳(PINl)施加命為第一測(cè)試選擇電壓的負(fù)電壓，所述測(cè)試信號(hào)選擇電路(2)輸出的第一邏輯信號(hào)變?yōu)楦唠娖?，第二邏輯信?hào)變?yōu)榈碗娖剑? 所述第一引腳(PINl)施加命為第二測(cè)試選擇電壓的負(fù)電壓，所述測(cè)試信號(hào)選擇電路(2)輸出的第一邏輯信號(hào)變?yōu)榈碗娖?第二邏輯信號(hào)變?yōu)楦唠娖健?br> 5.根據(jù)權(quán)利要求4所述的芯片引腳復(fù)用電路，其特征在于， 所述模式選擇電路(I)包括第一 NMOS管(MNl )、提供鏡像用電流的第七PMOS管(ΜΡ7)、鏡像所述電流并將鏡像電流輸出端與所述第一 NMOS管(麗I)漏極相連的第一 PMOS管(MPl)、鏡像所述電流并將鏡像電流輸出端與所述第一 NMOS管(麗I)柵極相連的第二 PMOS管(MP2)、電阻(Rl)和三極管(Q1)，其中: 所述電阻(Rl) 一端連接所述第一 NMOS管(麗I)的柵極，另一端連接所述三極管(Ql)的發(fā)射極； 所述三極管(Ql)的基極連接所述第一引腳(PIN1 )，集電極連接所述第一 NMOS管(MNl)的源極并接地； 所述第一 NMOS管(MNl)的漏極輸出所述關(guān)斷使能信號(hào)； 所述測(cè)試信號(hào)選擇電路(2)包括第二 NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、鏡像所述第七PMOS管(MP7)所提供電流并將鏡像電流輸出端與所述第二 NMOS管(麗2)漏極相連的第三PMOS管(MP3)、鏡像所述第七PMOS管(MP7)所提供電流并將鏡像電流輸出端與所述第四NMOS管(MN4)漏極相連的第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、非門(121)以及與門(122)，其中:所述第二 NMOS管(MN2)的柵極接地，源極連接所述第三NMOS管(MN3)的漏極和柵極；所述第三NMOS管(MN3)的源極連接所述第一引腳(PINl)； 所述第四NMOS管(MN4)的柵極接地，源極連接所述第一引腳(PINl)； 所述第五NMOS管(麗5)的柵極接偏置電壓，源極接地，漏極接所述第五PMOS管(MP5)的漏極； 所述第六NMOS管(MN6)的柵極接偏置電壓，源極接地，漏極接所述第六PMOS管(MP6)的漏極； 所述第五PMOS管(MP5)的柵極接所述第二 NMOS管(麗2)的漏極，源極接電源； 所述第六PMOS管(MP6)的柵極接所述第四NMOS管(MN4)的漏極，源極接電源； 所述非門(121)的輸入端接所述第五NMOS管(麗5)的漏極； 所述與門(122)的一輸入端接所述非門(121)的輸出端，另一輸入端接所述第六NMOS管(MN6)的漏極，輸出端接所述第一開關(guān)(SWl)的使能端； 所述第五NMOS管(MN5)的漏極還連接所述第二開關(guān)(SW2)的使能端。
6.根據(jù)權(quán)利要求5所述的芯片引腳復(fù)用電路，其特征在于，所述第二 NMOS管(MN2)、第三NMOS管(MN3)和第四NMOS管(MN4)各自導(dǎo)通時(shí)的柵極-源極電壓均為Vesra ； 所述測(cè)試模式閾值的絕對(duì)值在零和Vesra之間； 所述第一測(cè)試選擇電壓的絕對(duì)值在Vesra和2VesTH之間； 所述第二測(cè)試選擇電壓的絕對(duì)值大于2V.。
【文檔編號(hào)】H03K19/0175GK103716034SQ201310750000
【公開日】2014年4月9日 申請(qǐng)日期:2013年12月31日 優(yōu)先權(quán)日:2013年12月31日
【發(fā)明者】曾愛琴, 袁政 申請(qǐng)人:上海貝嶺股份有限公司