專利名稱：具有復(fù)用引腳的芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電路設(shè)計(jì)領(lǐng)域，特別涉及一種具有復(fù)用引腳的芯片。
背景技術(shù)：
現(xiàn)有技術(shù)中電源管理芯片(或稱集成電路)通常用一個(gè)獨(dú)立管腳(或稱為引腳PIN)來(lái)設(shè)定測(cè)試模式。當(dāng)該管腳被連到電源，則電源管理芯片進(jìn)入測(cè)試模式；當(dāng)該管腳接地時(shí)，電源管理芯片進(jìn)入正常工作模式。通常，測(cè)試模式對(duì)于電源管理芯片的意義很大。例如，當(dāng)芯片檢測(cè)到測(cè)試模式，可以縮短一些正常功能中很長(zhǎng)時(shí)間的延遲時(shí)間(例如正常工作模式下某個(gè)功能延時(shí)長(zhǎng)達(dá)2秒，這對(duì)于芯片測(cè)試時(shí)間太長(zhǎng)了，成本無(wú)法接受，例如可以縮短到I毫秒)，從而快速驗(yàn)證其功能是否正確，進(jìn)而減少測(cè)試時(shí)間，減小了測(cè)試成本。此外，測(cè)試模式也可以被利用來(lái)測(cè)量由于測(cè)試設(shè)備限制無(wú)法直接測(cè)量的芯片性能參數(shù)，例如直流-直流轉(zhuǎn)換器通常無(wú)法加電感在量產(chǎn)測(cè)試中測(cè)量其反饋電壓，通過(guò)測(cè)試模式下將誤差放大器的輸出連接到其負(fù)輸入端，形成閉環(huán)，則可以間接測(cè)量到正常工作模式下反饋節(jié)點(diǎn)的電壓。但對(duì)封裝管腳緊張的情況而言，增加管腳會(huì)增大封裝尺寸，這樣會(huì)增加印刷電路板尺寸，不利于小型化設(shè)計(jì)；同時(shí)更大的封裝意味著更高的封裝成本。因此有必要提 供一種改進(jìn)的技術(shù)方案來(lái)克服上述問(wèn)題。

發(fā)明內(nèi)容本發(fā)明的目的在于提供一種具有復(fù)用引腳的芯片，該復(fù)用引腳可以用作測(cè)試引腳，也可以用作其它引腳，這樣減少了芯片的引腳，減小封裝面積。為了解決上述問(wèn)題，本發(fā)明提供一種復(fù)用引腳的芯片，該芯片包括有一個(gè)復(fù)用引腳，在該復(fù)用引腳用作除測(cè)試引腳外的另一種引腳時(shí)，該復(fù)用引腳的電壓大于第一閾值電壓或者小于第二閾值電壓，在該復(fù)用引腳的電壓為小于第一閾值電壓且大于第二閾值電壓時(shí)，則使得所述芯片進(jìn)入測(cè)試模式，此時(shí)認(rèn)為該復(fù)用引腳用作測(cè)試引腳，其中第一閾值電壓大于第二閾值電壓。進(jìn)一步的，所述芯片中包括測(cè)試模式判定電路，該測(cè)試模式判定電路用于判定所述復(fù)用引腳的電壓是否小于第一閾值電壓且大于第二閾值電壓，若是，則使得所述芯片進(jìn)入測(cè)試模式，否則，則不使得所述芯片進(jìn)入測(cè)試模式。進(jìn)一步的，所述芯片中還包括計(jì)時(shí)模塊，該計(jì)時(shí)模塊在所述復(fù)用引腳的電壓小于第一閾值電壓且大于第二閾值電壓時(shí)對(duì)此種狀態(tài)進(jìn)行計(jì)時(shí)，如果計(jì)時(shí)達(dá)到一個(gè)時(shí)間閾值，才使得所述芯片進(jìn)入測(cè)試模式，否則，則不使得所述芯片進(jìn)入測(cè)試模式。進(jìn)一步的，所述芯片中包括測(cè)試模式判定電路和計(jì)時(shí)模塊，所述測(cè)試模式判定電路用于將所述復(fù)用引腳的電壓與第一閾值電壓和第二閾值電壓進(jìn)行比較，在所述復(fù)用引腳的電壓小于第一閾值電壓且大于第二閾值電壓時(shí)輸出測(cè)試使能信號(hào)，在所述復(fù)用引腳的電壓大于第一閾值電壓或小于第二閾值電壓時(shí)輸出非測(cè)試使能信號(hào)，所述計(jì)時(shí)模塊在所述測(cè)試模式判定電路輸出測(cè)試使能信號(hào)時(shí)開(kāi)始計(jì)時(shí)，在計(jì)時(shí)達(dá)到一個(gè)時(shí)間閾值，該計(jì)時(shí)模塊輸出測(cè)試模式信號(hào)，使得所述芯片進(jìn)入測(cè)試模式，否則所述計(jì)時(shí)模塊輸出非測(cè)試模式信號(hào)。進(jìn)一步的，所述測(cè)試模式判定電路包括第一比較電路、第二比較電路和邏輯電路，第一比較電路比較所述復(fù)用引腳的電壓和第一電壓閾值，并輸出第一比較結(jié)果；第二比較電路比較所述復(fù)用引腳的電壓和第二電壓閾值，并輸出第二比較結(jié)果；所述邏輯電路將第一比較結(jié)果和第二比較結(jié)果進(jìn)行邏輯運(yùn)算后輸出測(cè)試使能信號(hào)或非測(cè)試使能信號(hào)。進(jìn)一步的，第一比較電路包括依次串聯(lián)于電源端和地之間的PMOS場(chǎng)效應(yīng)晶體管和第一電流源，該P(yáng)MOS場(chǎng)效應(yīng)晶體管的柵極連接所述復(fù)用引腳，所述PMOS場(chǎng)效應(yīng)晶體管和第一電流源的中間節(jié)點(diǎn)作為輸出端輸出第一比較結(jié)果，第一閾值電壓為電源端的電壓減去PMOS場(chǎng)效應(yīng)晶體管的導(dǎo)通電壓閾值的絕對(duì)值，第二比較電路包括依次串聯(lián)于電源端和地之間的第二電流源和NMOS場(chǎng)效應(yīng)晶體管，該NMOS場(chǎng)效應(yīng)晶體管的柵極連接所述復(fù)用引腳，所述NMOS場(chǎng)效應(yīng)晶體管和第二電流源的中間節(jié)點(diǎn)作為輸出端輸出第二比較結(jié)果，其中第二閾值電壓為NMOS場(chǎng)效應(yīng)晶體管的導(dǎo)通電壓閾值，所述邏輯電路包括第一反相器、或非門和第二反相器，該第一反相器的輸入端接第一比較器的輸出端，其輸出端接所述或非門的一個(gè)輸入端，所述或非門的另一個(gè)輸入端接第二比較器的輸出端，其輸出端接所述第二反相器的輸入端，該第二反相器的輸出端輸出測(cè)試使能信號(hào)或非測(cè)試使能信號(hào)。更進(jìn)一步的，所述計(jì)時(shí)模塊包括多個(gè)級(jí)聯(lián)的D觸發(fā)器，每個(gè)D觸發(fā)器的輸入端d與其反相輸出端qb相連，其復(fù)位端r與所述第二反相器的輸出端相連,第一個(gè)D觸發(fā)器的時(shí)鐘端CK與時(shí)鐘信號(hào)CLK連接 ，其輸出端q與第二個(gè)D觸發(fā)器的時(shí)鐘端CK相連，中間的D觸發(fā)器的輸出端q與后一個(gè)D觸發(fā)器的時(shí)鐘端CK相連,最后一個(gè)D觸發(fā)器的輸出端q輸出測(cè)試模式信號(hào)或非測(cè)試模式信號(hào)。更進(jìn)一步的，在希望使得所述芯片進(jìn)入測(cè)試模式時(shí)，將一電壓源連接于該復(fù)用管腳使得該復(fù)用管腳的電壓小于第一閾值電壓且大于第二閾值電壓，在不希望使得所述芯片進(jìn)入測(cè)試模式時(shí)，將所述電壓源從該復(fù)用管腳移除。更進(jìn)一步的，所述電源端通過(guò)第一電阻連接于所述復(fù)用管腳，該復(fù)用管腳和地之間依次串聯(lián)有第二電阻和第二 NMOS場(chǎng)效應(yīng)晶體管，控制第二 NMOS場(chǎng)效應(yīng)晶體管的導(dǎo)通時(shí)，所述復(fù)用引腳的電壓低于第二電壓閾值，控制第二 NMOS場(chǎng)效應(yīng)晶體管的截止時(shí)，所述復(fù)用引腳的電壓高于第一電壓閾值。再進(jìn)一步的，在所述復(fù)用引腳不用做測(cè)試引腳時(shí)，所述芯片通過(guò)控制第二 NMOS場(chǎng)效應(yīng)晶體管的導(dǎo)通和截止使得所述復(fù)用引腳輸出復(fù)位控制信號(hào)。與現(xiàn)有技術(shù)相比，本發(fā)明中的芯片具有復(fù)用引腳，通過(guò)測(cè)定該復(fù)用引腳的電壓來(lái)確定其是否作為測(cè)試引腳使用，該復(fù)用引腳還可以作為其它引腳來(lái)使用，這樣減少了芯片的引腳，減小封裝面積。

為了更清楚地說(shuō)明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其它的附圖。其中
圖1為本發(fā)明的一個(gè)實(shí)施例中的芯片在正常模式時(shí)的應(yīng)用電路示意圖；圖2為本發(fā)明的一個(gè)實(shí)施例中的芯片在測(cè)試模式時(shí)的電路結(jié)構(gòu)示意圖；圖3為本發(fā)明中一個(gè)實(shí)施例中的芯片中的內(nèi)部結(jié)構(gòu)示意圖；和圖4為圖3中的內(nèi)部各個(gè)模塊的電路示例圖。
具體實(shí)施方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明。此處所稱的“一個(gè)實(shí)施例”或“實(shí)施例”是指可包含于本發(fā)明至少一個(gè)實(shí)現(xiàn)方式中的特定特征、結(jié)構(gòu)或特性。在本說(shuō)明書中不同地方出現(xiàn)的“在一個(gè)實(shí)施例中”并非均指同一個(gè)實(shí)施例，也不是單獨(dú)的或選擇性的與其他實(shí)施例互相排斥的實(shí)施例。除非特別說(shuō)明，本文中的連接、相連、相接的表示電性連接的詞均表示直接或間接電性相連。在本發(fā)明中將測(cè)試引腳與另一個(gè)引腳進(jìn)行復(fù)用，從而使得電源管理芯片具有測(cè)試模式，又不增加芯片引腳。在一個(gè)實(shí)施例中，本發(fā)明提供了一種芯片，該芯片具有測(cè)試模式和正常模式，其包括有一個(gè)復(fù)用引腳。在該復(fù)用引腳用作除測(cè)試引腳外的另一種引腳時(shí)，該復(fù)用引腳的電壓大于第一閾值電壓Vthl或者小于第二閾值電壓Vth2,在該復(fù)用引腳的電壓為小于第一閾值電壓Vthl且大于第二閾值電壓Vth2時(shí)，則使得所述芯片進(jìn)入測(cè)試模式，此時(shí)認(rèn)為該復(fù)用引腳用作測(cè)試引腳，其中第一閾值電壓Vthl大于第二閾值電壓Vth2。本文中以電源管理芯片100為例進(jìn)行介紹，所屬領(lǐng)域內(nèi)的普通技術(shù)人員能夠理解的是，根據(jù)本發(fā)明的技術(shù)原理，本發(fā)明`并不局限于電源管理芯片，其還可以用于其他芯片中。圖1為本發(fā)明的一個(gè)實(shí)施例中的電源管理芯片100在正常模式(非測(cè)試模式)時(shí)的應(yīng)用電路示意圖，圖2為本發(fā)明的一個(gè)實(shí)施例中的電源管理芯片在測(cè)試模式時(shí)的結(jié)構(gòu)示意圖。在正常模式時(shí)，該電源管理芯片100的復(fù)用引腳POR用來(lái)向電路200輸出復(fù)位信號(hào)，另一個(gè)引腳VH為電源管理芯片PMU的一個(gè)低壓差調(diào)節(jié)器輸出，也可以為其他高電平信號(hào)，比如開(kāi)關(guān)型DC-DC轉(zhuǎn)換器的輸出。電源管理芯片PMU中的復(fù)用引腳POR為開(kāi)漏(Open-Drain)結(jié)構(gòu)，芯片 100 內(nèi)只有復(fù)用引腳 POR 的 NMOS (N-channel metal oxidesemiconductor)的下拉通路，沒(méi)有 PMOS (P-channel metal oxide semiconductor)的上拉通路，復(fù)用引腳POR的高電平是通過(guò)芯片100外上拉電阻Rphl拉高至高電平VH的。在測(cè)試模式時(shí)，所述復(fù)用引腳與一個(gè)電壓源VA，該電壓源VA的電壓小于第一閾值電壓Vthl且大于第二閾值電壓Vth2，進(jìn)而使得復(fù)用引腳的電壓小于第一閾值電壓Vthl且大于第二閾值電壓Vth2。在一個(gè)實(shí)例中，所述電阻Rphl的電阻值為50K歐姆，VH端的電壓為3. 3V，電壓源VA的電壓為1. 5V。圖3為本發(fā)明中一個(gè)實(shí)施例中的電源管理芯片100的內(nèi)部結(jié)構(gòu)示意圖。如圖3所示，所述電源管理芯片100包括有測(cè)試模式判定電路310和計(jì)時(shí)模塊320。所述測(cè)試模式判定電路310用于將所述復(fù)用引腳POR的電壓與第一閾值電壓Vthl和第二閾值電壓Vth2進(jìn)行比較，在所述復(fù)用引腳的電壓小于第一閾值電壓且大于第二閾值電壓時(shí)輸出測(cè)試使能信號(hào)TC,在所述復(fù)用引腳的電壓大于第一閾值電壓或小于第二閾值電壓時(shí)輸出非測(cè)試使能信號(hào)TC。所述計(jì)時(shí)模塊320在所述測(cè)試模式判定電路輸出測(cè)試使能信號(hào)時(shí)開(kāi)始計(jì)時(shí)，在計(jì)時(shí)達(dá)到一個(gè)時(shí)間閾值，該計(jì)時(shí)模塊輸出測(cè)試模式信號(hào)TestMode，使得所述芯片進(jìn)入測(cè)試模式，否則所述計(jì)時(shí)模塊輸出非測(cè)試模式信號(hào)TestMode，使得所述芯片不進(jìn)入測(cè)試模式(即仍然處理正常模式)。所述計(jì)時(shí)模塊320是為了消除所述復(fù)用引腳POR上的電壓的瞬時(shí)擾動(dòng)導(dǎo)致的誤判。在一個(gè)特別的實(shí)施例中，也可以只有測(cè)試模式判定電路310。圖4為圖3中的內(nèi)部各個(gè)模塊的電路示例圖。所述測(cè)試模式判定電路310包括第一比較電路(Compl) 311、第二比較電路(Comp2)312和邏輯電路313。第一比較電路311比較所述復(fù)用引腳的電壓和第一電壓閾值Vthl，并輸出第一比較結(jié)果Al。第二比較電路312比較所述復(fù)用引腳的電壓和第二電壓閾值Vth2，并輸出第二比較結(jié)果A2。所述邏輯電路313將第一比較結(jié)果Al和第二比較結(jié)果A2進(jìn)行邏輯運(yùn)算后輸出測(cè)試使能信號(hào)或非測(cè)試使能信號(hào)。第一比較電路311包括依次串聯(lián)于電源端VH和地之間的PMOS場(chǎng)效應(yīng)晶體管MPl和第一電流源11，該P(yáng)MOS場(chǎng)效應(yīng)晶體管MPl的柵極連接所述復(fù)用弓I腳P0R，所述PMOS場(chǎng)效應(yīng)晶體管MPl和第一電流源Il的中間節(jié)點(diǎn)作為輸出端輸出第一比較結(jié)果Al，第一閾值電壓為電源端的電壓減去PMOS場(chǎng)效應(yīng)晶體管的導(dǎo)通電壓閾值的絕對(duì)值，S卩VH-1 VthMPl I，比如I VthMPl I為0.8v。第二比較電路312包括依次串聯(lián)于電源端VH和地之間的第二電流源12和NMOS場(chǎng)效應(yīng)晶體管麗1，該NMOS場(chǎng)效應(yīng)晶體管麗I的柵極連接所述復(fù)用引腳P0R，所述NMOS場(chǎng)效應(yīng)晶體管麗I和第二電流源的中間節(jié)點(diǎn)作為輸出端輸出第二比較結(jié)果A，其中第二閾值電壓為NMOS場(chǎng)效應(yīng)晶體管麗I的導(dǎo)通電壓閾值VthMNl (比如O. 8v)。所述邏輯電路313包括第一反相器INV1、或非門NORl和第二反相器INV2，該第一反相器的輸入端接第一比較器的輸出端， 其輸出端接所述或非門的一個(gè)輸入端，所述或非門的另一個(gè)輸入端接第二比較器的輸出端，其輸出端接所述第二反相器的輸入端，該第二反相器的輸出端輸出測(cè)試使能信號(hào)或非測(cè)試使能信號(hào)TC。再次參考圖4所示，所述計(jì)時(shí)模塊(counter) 320包括多個(gè)級(jí)聯(lián)的D觸發(fā)器，每個(gè)D觸發(fā)器的輸入端d與其反相輸出端qb相連，其復(fù)位端r與所述第二反相器的輸出端相連，第一個(gè)D觸發(fā)器的時(shí)鐘端CK與時(shí)鐘信號(hào)CLK連接，其輸出端q與第二個(gè)D觸發(fā)器的時(shí)鐘端CK相連,中間的D觸發(fā)器的輸出端q與后一個(gè)D觸發(fā)器的時(shí)鐘端CK相連,最后一個(gè)D觸發(fā)器的輸出端q輸出測(cè)試模式信號(hào)或非測(cè)試模式信號(hào)TestMode。具體的，在復(fù)位引腳POR的電壓高于第二閾值電壓，比如O. 8V，且低于第一閾值電壓，比如3. 3-0. 8=2. 4V(假設(shè)VH=3. 3V)時(shí)，TC為測(cè)試使能信號(hào)，比如為低電平，在持續(xù)時(shí)間達(dá)到時(shí)間閾值時(shí)，TestMode變?yōu)楦唠娖?，進(jìn)入測(cè)試模式。在復(fù)位引腳POR的電壓高于第一閾值電壓或低于第二閾值電壓時(shí)，TC為非測(cè)試使能信號(hào)，比如為高電平，此時(shí)TestMode變?yōu)榈碗娖?，芯片處于正常模式。在希望使得所述芯片進(jìn)入測(cè)試模式時(shí)，將一電壓源VA連接于該復(fù)用管腳POR使得該復(fù)用管腳的電壓小于第一閾值電壓且大于第二閾值電壓，在不希望使得所述芯片進(jìn)入測(cè)試模式時(shí)，將所述電壓源VA從該復(fù)用管腳移除。請(qǐng)結(jié)合圖1和圖4所示，所述電源端VH通過(guò)電阻Rphl連接于所述復(fù)用管腳P0R，該復(fù)用管腳和地之間依次串聯(lián)有第二電阻R2和第二NMOS場(chǎng)效應(yīng)晶體管麗2，控制第二 NMOS場(chǎng)效應(yīng)晶體管麗2的導(dǎo)通時(shí)，所述復(fù)用引腳的電壓低于第二電壓閾值，控制第二 NMOS場(chǎng)效應(yīng)晶體管麗2的截止時(shí)，所述復(fù)用引腳的電壓高于第一電壓閾值。在所述復(fù)用引腳POR不用做測(cè)試引腳時(shí)，所述芯片通過(guò)控制第二 NMOS場(chǎng)效應(yīng)晶體管的導(dǎo)通和截止使得所述復(fù)用引腳輸出復(fù)位控制信號(hào)。所屬領(lǐng)域內(nèi)的普通技術(shù)人員能夠理解的是，上文僅是將復(fù)位引腳和測(cè)試引腳復(fù)用為例進(jìn)行介紹，其實(shí)也可以將其他引腳與測(cè)試引腳進(jìn)行復(fù)用，比如I2C引腳(包括時(shí)鐘信號(hào)管腳和數(shù)據(jù)信號(hào)管腳)。圖4中的比較電路還可以有其他實(shí)現(xiàn)方式，只要測(cè)試模式下在復(fù)用引腳上所加的電壓(如圖2所示電壓源VA的電壓)處于第一比較器和第二比較器的比較閾值之間即可。在本發(fā)明中，“連接”、“相連”、“連”、“接”等表示電性連接的詞語(yǔ)，如無(wú)特別說(shuō)明，則表示直接或間接的電性連接。需要指出的是，熟悉該領(lǐng)域的技術(shù)人員對(duì)本發(fā)明的具體實(shí)施方式
所做的任何改動(dòng)均不脫離本發(fā)明的權(quán)利要求書的范圍。相應(yīng)地，本發(fā)明的權(quán)利要求的范圍也并不僅僅局限于前述具體實(shí)施方式
。
權(quán)利要求
1.一種復(fù)用引腳的芯片，其特征在于，該芯片包括有一個(gè)復(fù)用引腳，在該復(fù)用引腳用作除測(cè)試引腳外的另一種引腳時(shí)，該復(fù)用引腳的電壓大于第一閾值電壓或者小于第二閾值電壓，在該復(fù)用引腳的電壓為小于第一閾值電壓且大于第二閾值電壓時(shí)，則使得所述芯片進(jìn)入測(cè)試模式，此時(shí)認(rèn)為該復(fù)用引腳用作測(cè)試引腳，其中第一閾值電壓大于第二閾值電壓。
2.根據(jù)權(quán)利要求1所述的芯片，其特征在于，所述芯片中包括測(cè)試模式判定電路，該測(cè)試模式判定電路用于判定所述復(fù)用引腳的電壓是否小于第一閾值電壓且大于第二閾值電壓，若是，則使得所述芯片進(jìn)入測(cè)試模式，否則，則不使得所述芯片進(jìn)入測(cè)試模式。
3.根據(jù)權(quán)利要求2所述的芯片，其特征在于，所述芯片中還包括計(jì)時(shí)模塊，該計(jì)時(shí)模塊在所述復(fù)用引腳的電壓小于第一閾值電壓且大于第二閾值電壓時(shí)對(duì)此種狀態(tài)進(jìn)行計(jì)時(shí)，如果計(jì)時(shí)達(dá)到一個(gè)時(shí)間閾值，才使得所述芯片進(jìn)入測(cè)試模式，否則，則不使得所述芯片進(jìn)入測(cè)試模式。
4.根據(jù)權(quán)利要求1所述的芯片，其特征在于，所述芯片中包括測(cè)試模式判定電路和計(jì)時(shí)模塊， 所述測(cè)試模式判定電路用于將所述復(fù)用引腳的電壓與第一閾值電壓和第二閾值電壓進(jìn)行比較，在所述復(fù)用引腳的電壓小于第一閾值電壓且大于第二閾值電壓時(shí)輸出測(cè)試使能信號(hào)，在所述復(fù)用引腳的電壓大于第一閾值電壓或小于第二閾值電壓時(shí)輸出非測(cè)試使能信號(hào)， 所述計(jì)時(shí)模塊在所述測(cè)試模式判定電路輸出測(cè)試使能信號(hào)時(shí)開(kāi)始計(jì)時(shí)，在計(jì)時(shí)達(dá)到一個(gè)時(shí)間閾值，該計(jì)時(shí)模塊輸出測(cè)試模式信號(hào)，使得所述芯片進(jìn)入測(cè)試模式，否則所述計(jì)時(shí)模塊輸出非測(cè)試模式信號(hào)。
5.根據(jù)權(quán)利要求4所述的芯片，其特征在于，所述測(cè)試模式判定電路包括第一比較電路、第二比較電路和邏輯電路， 第一比較電路比較所述復(fù)用引腳的電壓和第一電壓閾值，并輸出第一比較結(jié)果；第二比較電路比較所述復(fù)用引腳的電壓和第二電壓閾值，并輸出第二比較結(jié)果；所述邏輯電路將第一比較結(jié)果和第二比較結(jié)果進(jìn)行邏輯運(yùn)算后輸出測(cè)試使能信號(hào)或非測(cè)試使能信號(hào)。
6.根據(jù)權(quán)利要求5所述的芯片，其特征在于，第一比較電路包括依次串聯(lián)于電源端和地之間的PMOS場(chǎng)效應(yīng)晶體管和第一電流源，該P(yáng)MOS場(chǎng)效應(yīng)晶體管的柵極連接所述復(fù)用引腳，所述PMOS場(chǎng)效應(yīng)晶體管和第一電流源的中間節(jié)點(diǎn)作為輸出端輸出第一比較結(jié)果，第一閾值電壓為電源端的電壓減去PMOS場(chǎng)效應(yīng)晶體管的導(dǎo)通電壓閾值的絕對(duì)值， 第二比較電路包括依次串聯(lián)于電源端和地之間的第二電流源和NMOS場(chǎng)效應(yīng)晶體管，該NMOS場(chǎng)效應(yīng)晶體管的柵極連接所述復(fù)用引腳，所述NMOS場(chǎng)效應(yīng)晶體管和第二電流源的中間節(jié)點(diǎn)作為輸出端輸出第二比較結(jié)果，其中第二閾值電壓為NMOS場(chǎng)效應(yīng)晶體管的導(dǎo)通電壓閾值， 所述邏輯電路包括第一反相器、或非門和第二反相器，該第一反相器的輸入端接第一比較器的輸出端，其輸出端接所述或非門的一個(gè)輸入端，所述或非門的另一個(gè)輸入端接第二比較器的輸出端，其輸出端接所述第二反相器的輸入端，該第二反相器的輸出端輸出測(cè)試使能信號(hào)或非測(cè)試使能信號(hào)。
7.根據(jù)權(quán)利要求6所述的芯片，其特征在于，所述計(jì)時(shí)模塊包括多個(gè)級(jí)聯(lián)的D觸發(fā)器，每個(gè)D觸發(fā)器的輸入端d與其反相輸出端qb相連，其復(fù)位端r與所述第二反相器的輸出端相連，第一個(gè)D觸發(fā)器的時(shí)鐘端CK與時(shí)鐘信號(hào)CLK連接，其輸出端q與第二個(gè)D觸發(fā)器的時(shí)鐘端CK相連,中間的D觸發(fā)器的輸出端q與后一個(gè)D觸發(fā)器的時(shí)鐘端CK相連,最后一個(gè)D觸發(fā)器的輸出端q輸出測(cè)試模式信號(hào)或非測(cè)試模式信號(hào)。
8.根據(jù)權(quán)利要求1-7任一所述的芯片，其特征在于，在希望使得所述芯片進(jìn)入測(cè)試模式時(shí)，將一電壓源連接于該復(fù)用管腳使得該復(fù)用管腳的電壓小于第一閾值電壓且大于第二閾值電壓，在不希望使得所述芯片進(jìn)入測(cè)試模式時(shí)，將所述電壓源從該復(fù)用管腳移除。
9.根據(jù)權(quán)利要求8所述的芯片，其特征在于，所述電源端通過(guò)第一電阻連接于所述復(fù)用管腳，該復(fù)用管腳和地之間依次串聯(lián)有第二電阻和第二 NMOS場(chǎng)效應(yīng)晶體管，控制第二NMOS場(chǎng)效應(yīng)晶體管的導(dǎo)通時(shí)，所述復(fù)用引腳的電壓低于第二電壓閾值，控制第二 NMOS場(chǎng)效應(yīng)晶體管的截止時(shí)，所述復(fù)用引腳的電壓高于第一電壓閾值。
10.根據(jù)權(quán)利要求9所述的芯片，其特征在于，在所述復(fù)用引腳不用做測(cè)試引腳時(shí)，所述芯片通過(guò)控制第二 NMOS場(chǎng)效應(yīng)晶體管的導(dǎo)通和截止使得所述復(fù)用引腳輸出復(fù)位控制信號(hào)。
全文摘要
本發(fā)明提供一種具有復(fù)用引腳的芯片，該芯片包括有一個(gè)復(fù)用引腳，在該復(fù)用引腳用作除測(cè)試引腳外的另一種引腳時(shí)，該復(fù)用引腳的電壓大于第一閾值電壓或者小于第二閾值電壓，在該復(fù)用引腳的電壓為小于第一閾值電壓且大于第二閾值電壓時(shí)，則使得所述芯片進(jìn)入測(cè)試模式，此時(shí)認(rèn)為該復(fù)用引腳用作測(cè)試引腳，其中第一閾值電壓大于第二閾值電壓。與現(xiàn)有技術(shù)相比，本發(fā)明中的芯片具有復(fù)用引腳，通過(guò)測(cè)定該復(fù)用引腳的電壓來(lái)確定其是否作為測(cè)試引腳使用，該復(fù)用引腳還可以作為其它引腳來(lái)使用，這樣減少了芯片的引腳，減小封裝面積。
文檔編號(hào)H03K19/0175GK103066985SQ20121052100
公開(kāi)日2013年4月24日 申請(qǐng)日期2012年12月6日 優(yōu)先權(quán)日2012年12月6日
發(fā)明者王釗, 尹航, 田文博, 李展 申請(qǐng)人:無(wú)錫中星微電子有限公司