梯級(jí)電壓斜坡模塊、產(chǎn)生梯級(jí)電壓斜坡信號(hào)的方法及其應(yīng)用的制作方法
【專利摘要】本申請(qǐng)案涉及梯級(jí)電壓斜坡模塊、產(chǎn)生梯級(jí)電壓斜坡信號(hào)的方法及其應(yīng)用。一種梯級(jí)電壓斜坡模塊(100)包括梯級(jí)電壓斜坡產(chǎn)生器電路(110)，所述梯級(jí)電壓斜坡產(chǎn)生器電路(110)包括經(jīng)配置以接收數(shù)字?jǐn)?shù)據(jù)信號(hào)(代碼117)及第一時(shí)鐘信號(hào)(116)且提供第一梯級(jí)電壓斜坡波形(118)的至少一個(gè)時(shí)鐘控制的第一數(shù)/模轉(zhuǎn)換器DAC(115)。可編程增益運(yùn)算放大器op?amp(120)具有經(jīng)耦合以接收所述第一梯級(jí)電壓斜坡波形的輸入。為電流輸出倍增DAC的第二DAC(125)經(jīng)定位以提供所述op?amp的增益設(shè)定電阻?？筛淖兯龅诙﨑AC及op?amp配置以提供增益或衰減或者兩者。所述op?amp的輸出提供適合于包括測試具有10個(gè)或10個(gè)以上位的模/數(shù)轉(zhuǎn)換器ADC的應(yīng)用的梯級(jí)電壓斜坡輸出(135)。
【專利說明】梯級(jí)電壓斜坡模塊、產(chǎn)生梯級(jí)電壓斜坡信號(hào)的方法及其應(yīng)用
【技術(shù)領(lǐng)域】
[0001]所揭示的實(shí)施例涉及梯級(jí)電壓斜坡產(chǎn)生器。
【背景技術(shù)】
[0002]自動(dòng)測試設(shè)備(ATE)是指對(duì)半導(dǎo)體裝置(稱為受測試的裝置(DUT))執(zhí)行測試的設(shè)備。DUT通過稱為搬運(yùn)器(handler)或探測器(prober)的機(jī)器人機(jī)器及經(jīng)由定制接口測試適配器或調(diào)適ATE的測試資源以適應(yīng)DUT的“夾具”物理連接到ATE。[0003]可用于測試集成電路(IC)的ATE中的數(shù)者具有測試模/數(shù)轉(zhuǎn)換器(ADC)的能力。舉例來說，Teradyne/Eagle ETS-364 (馬薩諸塞州北瑞丁的泰瑞達(dá)公司(Teradyne, Inc.,North Reading7MA))可測試ADC。所有代碼斜坡/直方圖方法通常用于測試ADC。對(duì)于所有代碼斜坡/直方圖方法，到ADC的模擬輸入梯級(jí)電壓斜坡必須為線性、準(zhǔn)確的，且提供為非常小的電壓步長。然而，已知ATE資源對(duì)于測試8位以上ADC不足夠準(zhǔn)確(即，具有充足線性及分辨率)。
[0004]舉例來說，12位ADC (其中每一個(gè)代碼30個(gè)分區(qū)(或每代碼的命中)及5V全尺度電壓范圍)需要比約5V/(212)/30 = 40.7 μ V好的輸入電壓分辨率。ATE的準(zhǔn)確性必須比此40.7 μ V分辨率值(其等于^ 4 μ V分辨率)好約至少10倍。然而，ETS-364測試者的各種儀器的分辨率為80 μ V，其對(duì)于12位ADC測試太過粗糲。如果輸入電壓不足夠準(zhǔn)確，那么測試者將提供ADC的錯(cuò)誤結(jié)果。需要用于準(zhǔn)確地測試包括具有10個(gè)或10個(gè)以上位的ADC的裝置的線性、準(zhǔn)確且精細(xì)粒度的梯級(jí)電壓斜坡的源。

【發(fā)明內(nèi)容】

[0005]所揭示的實(shí)施例包括梯級(jí)電壓斜坡模塊，其具有包括提供第一梯級(jí)電壓斜坡波形的時(shí)鐘控制的第一數(shù)/模轉(zhuǎn)換器(DAC)的梯級(jí)電壓斜坡產(chǎn)生器電路。可編程增益運(yùn)算放大器(op amp)級(jí)具有經(jīng)耦合以接收所述第一梯級(jí)電壓斜坡波形的輸入。所述可編程增益opamp的增益經(jīng)設(shè)定以補(bǔ)償在本文中所辨別的某些模/數(shù)轉(zhuǎn)換器(ADC)的縮短代碼長度測試以產(chǎn)生小于正在測試的ADC的目標(biāo)結(jié)束電壓。
[0006]所述梯級(jí)電壓斜坡模塊包括第二 DAC，其為電流輸出、倍增DAC(其不具有內(nèi)部opamp),其經(jīng)定位以提供跨越op-amp連接的增益設(shè)定等效阻抗(在本文中稱作等效電阻或簡稱為電阻)。已發(fā)現(xiàn)作為增益設(shè)定電阻的電流輸出、倍增DAC實(shí)現(xiàn)op amp增益設(shè)定的良好分辨率，例如當(dāng)使用16位DAC時(shí)在I與2的整數(shù)增益之間的32，768個(gè)增益選擇。
[0007]對(duì)于測試DAC，測試工程師通常需要使每數(shù)字輸入(代碼)的命中變化的能力，例如從20到26，到32或40或50，或一直到64。此意指梯級(jí)電壓產(chǎn)生器需要在其到達(dá)最后代碼之前停止的能力。在16位情形中，取決于所指定的“每代碼的命中”，所利用的電壓斜坡因此可在低于65，536(216)的代碼處停止。如上所述，在本文中辨別縮短代碼長度以產(chǎn)生小于目標(biāo)結(jié)束電壓。舉例來說，如果65，536個(gè)代碼產(chǎn)生+5.0OVDC (其可為DAC的全指定的電壓范圍)，那么具有32，768的長度的梯級(jí)將僅產(chǎn)生+2.50VDC。所提供的所揭示軟件計(jì)算維持正在測試的ADC的全指定的電壓范圍所需的增益，其通過編程電流輸出、倍增DAC的等效電阻來實(shí)施以獲得維持目標(biāo)結(jié)束電壓所需的增益，例如對(duì)于16位情形，在具有代碼長度32，768的梯級(jí)的情形中增益為2。
[0008]使用電流輸出、倍增DAC來提供op-amp的增益設(shè)定電阻是基于以下意外發(fā)現(xiàn):電流輸出、倍增DAC可用作op amp的輸入電阻或反饋電阻元件以實(shí)現(xiàn)所要放大器增益或衰減。所揭示的軟件計(jì)算維持正在測試的ADC的全指定的電壓范圍所需的增益，且接著計(jì)算用以獲得此增益的DAC電阻，且在給出DAC電阻之間的關(guān)系的情況下，計(jì)算獲得此電阻所需的特定代碼。所需的DAC輸入代碼經(jīng)計(jì)算以提供可編程增益op amp的增益，其可在測試設(shè)置時(shí)實(shí)施。如下文所證明(見圖6)，所揭示梯級(jí)電壓斜坡模塊可為至少17位線性，例如用于準(zhǔn)確地測試10位、12位或更低位ADC。
【專利附圖】

【附圖說明】
[0009]現(xiàn)在將參考附圖，其未必按比例繪制，其中:
[0010]根據(jù)實(shí)例性實(shí)施例，圖1A是實(shí)例性梯級(jí)電壓斜坡模塊的框圖，所述實(shí)例性梯級(jí)電壓斜坡模塊包括包含至少一個(gè)時(shí)鐘控制的DAC的梯級(jí)電壓斜坡產(chǎn)生器電路，其耦合到包括具有第二 DAC的op amp的可編程增益級(jí)，所述第二 DAC為作為可編程增益設(shè)定電阻器的電流輸出、倍增DAC。
[0011]圖1B是可與所揭示的實(shí)施例一起使用的已知電流輸出、倍增DAC的經(jīng)簡化繪圖。
[0012]根據(jù)實(shí)例性實(shí)施例，圖2是實(shí)例性梯級(jí)電壓斜坡模塊的框圖，所述實(shí)例性梯級(jí)電壓斜坡模塊包括包含第一時(shí)鐘控制的10位DAC及第二時(shí)鐘控制的10位DAC的梯級(jí)電壓斜坡產(chǎn)生器電路，其耦合到包括具有電流輸出、倍增DAC的op amp的可編程增益級(jí)，所述電流輸出、倍增DAC定位為可編程增益設(shè)定電阻器。
[0013]根據(jù)實(shí)例性實(shí)施例，圖3A到3D是展示數(shù)個(gè)實(shí)例性可編程增益級(jí)配置的繪圖，所述實(shí)例性可編程增益級(jí)配置包括具有作為可編程增益設(shè)定電阻器的電流輸出、倍增DAC的opamp，其展示如何在電路中鉤住電流輸出、倍增DAC用于實(shí)施增益設(shè)定電阻器的實(shí)例。
[0014]根據(jù)實(shí)例性實(shí)施例，圖4A到4B展示證明電流輸出、倍增DAC可提供為提供到其的輸入代碼的函數(shù)的等效電阻的數(shù)據(jù)。
[0015]根據(jù)另一實(shí)例性實(shí)施例，圖4C是當(dāng)乘以圖4A中所展示的I/代碼等效電阻曲線時(shí)提供圖4D中所展示的經(jīng)線性化增益關(guān)系的曲線的圖示。
[0016]根據(jù)實(shí)例性實(shí)施例，圖4E是實(shí)例性梯級(jí)電壓斜坡模塊的框圖，所述實(shí)例性梯級(jí)電壓斜坡模塊具有通過實(shí)施表示圖4C中所展示的方程式的電阻曲線而實(shí)現(xiàn)的較具線性模擬電壓函數(shù)。
[0017]圖5是用于測試半導(dǎo)體裝置的包括所揭示梯級(jí)電壓斜坡模塊的實(shí)例性ATE電子器件的框圖繪圖。
[0018]根據(jù)實(shí)例性實(shí)施例，圖6是使用圖1A中所展示的梯級(jí)電壓斜坡模塊實(shí)施的在+0.24V與+0.95V之間的實(shí)例性梯級(jí)電壓斜坡波形部分。
【具體實(shí)施方式】[0019]參照?qǐng)D式描述實(shí)例性實(shí)施例，其中使用相同參考編號(hào)來標(biāo)記類似或等效元件。所圖解說明的動(dòng)作或事件的排序不應(yīng)被視為具有限制性，因?yàn)橐恍﹦?dòng)作或事件可以不同次序發(fā)生及/或與其它動(dòng)作或事件同時(shí)發(fā)生。此外，實(shí)施根據(jù)本發(fā)明的方法可不需要一些所圖解說明的動(dòng)作或事件。
[0020]根據(jù)實(shí)例性實(shí)施例，圖1A是實(shí)例性梯級(jí)電壓斜坡模塊100的框圖，所述實(shí)例性梯級(jí)電壓斜坡模塊100包括包含至少一個(gè)時(shí)鐘控制的第一 DAC115的梯級(jí)電壓斜坡產(chǎn)生器電路110，其耦合到包括具有第二 DAC125的op amp 120的可編程增益級(jí)130，所述第二 DAC125為定位為可編程增益設(shè)定電阻器的電流輸出、倍增DAC。時(shí)鐘控制的第一 DAC115經(jīng)配置以接收包括第一數(shù)字?jǐn)?shù)據(jù)信號(hào)(代碼)IH1到117η (對(duì)于16位DAC，n = 16 ;第一數(shù)據(jù)信號(hào)共同稱作代碼117)及第一時(shí)鐘信號(hào)116的輸入信號(hào)。到第一 DAC115的時(shí)鐘信號(hào)116 (或控制信號(hào))經(jīng)提供以匹配接收代碼的速率，例如處于約100kHz。第一DACl 15在體現(xiàn)為電壓輸出DAC時(shí)在其輸出處提供梯級(jí)電壓斜坡波形118，或在體現(xiàn)為電流輸出、倍增DAC時(shí)在其輸出處提供梯級(jí)電流斜坡波形，其可通過耦合到在圖1A中以圖1A中的虛線框展示為127的電流/電壓轉(zhuǎn)換器的輸入(例如，反相輸入)轉(zhuǎn)換成梯級(jí)電壓斜坡波形118。電流/電壓轉(zhuǎn)換器127可包含跨導(dǎo)op amp,例如德州儀器(Texas Instruments) 0PA277。
[0021]在一個(gè)特定實(shí)施例中，第一 DAC115為德州儀器的DAC8820，其為16位的、電流輸出、倍增DAC，其中微控制器兼容的輸入為代碼O到15 (D0到D15)、寫入控制數(shù)字輸入(WR)、復(fù)位及數(shù)字輸入負(fù)載DAC控制(LDAC)，其充當(dāng)時(shí)鐘，當(dāng)為高時(shí)，數(shù)據(jù)從其輸入寄存器加載到其DAC寄存器中，從而更新DAC輸出。所施加外部參考輸入電壓(Vkef)確定DAC8820的全尺度輸出電流。
[0022]梯級(jí)電壓斜坡模塊100的可編程增益級(jí)由可編程增益op ampl20提供，所述可編程op amp具有經(jīng)耦合以接收梯級(jí)電壓斜坡波形118的輸入120a。展示為電流輸出、倍增DAC125的第二DAC125定位 為可編程增益op ampl20的增益設(shè)定電阻。如上文所描述，所揭示的軟件計(jì)算維持正在測試的裝置(例如，ADC)的全指定的電壓范圍所需的增益，且接著計(jì)算用以獲得此增益的第二 DAC125的電阻，且在給出DAC電阻之間的關(guān)系的情況下，獲得獲得此電阻所需的特定代碼(見下文所描述的圖4A及圖4B)，用于編程所述可編程增益opamp的增益，其可完全在測試設(shè)置時(shí)實(shí)施。
[0023]施加到第二 DAC125的所展示代碼126控制由第二 DAC125提供的可變電阻(圖1B中的Rvar)的電阻且因此控制其等效電阻，其設(shè)定op ampl20的增益以維持正在測試的裝置(例如，ADC)的全指定的電壓范圍。如此項(xiàng)技術(shù)中已知，反相配置中的op amp —般傳遞函數(shù)為:Vout = -Vin^RfZRi)。大多數(shù)測試應(yīng)用所需的此固定增益通常在1.0與4.5之間，可可為任何數(shù)；不只是整數(shù)。在將代碼應(yīng)用于設(shè)定第二 DAC125的電阻以獲得所要op amp增益之后，那么在用于測試特定ADC的操作期間第二 DAC125不需要經(jīng)由控制信號(hào)的進(jìn)一步設(shè)置。
[0024]圖1B是第二 DAC125'的電路的經(jīng)簡化繪圖，所述第二 DAC125 '為可與第二DAC125的所揭示實(shí)施例一起使用的電流輸出、倍增DAC。第二 DAC125'包括用于接收包括參考電壓(Vref)、芯片選擇及時(shí)鐘及串行或并行數(shù)字?jǐn)?shù)據(jù)輸入(代碼)等的輸入的控制區(qū)段162。Vref替代地可在芯片上產(chǎn)生。到第二 DAC125'的代碼輸入改變其可變電阻器Rvar的值，此改變其等效電阻。第二 DAC125'通常還包括圖1B中所展示的固定電阻器(Rfixed) ο
[0025]根據(jù)實(shí)例性實(shí)施例，圖2是實(shí)例性梯級(jí)電壓斜坡模塊200的框圖，所述實(shí)例性梯級(jí)電壓斜坡模塊200包括包含第一時(shí)鐘控制的電流DACllS1及第二時(shí)鐘控制的電流DAC1152的梯級(jí)電壓斜坡產(chǎn)生器電路210，其耦合到包括具有第二 DAC125的op amp 120的可編程增益級(jí)，所述第二 DAC125為作為可編程增益設(shè)定電阻器的電流輸出、倍增DAC。實(shí)例性20位計(jì)數(shù)器225將展示為10個(gè)最低有效位(LSB)的代碼提供到第一時(shí)鐘控制的DACllS1且將最高有效10位(MSB)提供到第二時(shí)鐘控制的DAC1152。或者，已知測試電子器件可提供所述代碼。這2個(gè)實(shí)例可經(jīng)擴(kuò)展以包括形成小分辨率梯級(jí)斜坡的其它數(shù)目個(gè)位。同樣，具有不同數(shù)目個(gè)位的其它電流或倍增DAC可用作可變電阻器以獲得所要增益或衰減。
[0026]將第一時(shí)鐘控制的電流DACllS1及第二時(shí)鐘控制的電流DAC1152的輸出各自耦合到相應(yīng)電流/電壓轉(zhuǎn)換器(127i及1272)。電流/電壓轉(zhuǎn)換器127i耦合到展示為除以1024(21°)的電壓除法器128以反映與MSB相比與LSB —致的較低電壓電平。求和器129從電流/電壓轉(zhuǎn)換器127i及1272接收輸出。求和器129的輸出耦合到提供可變增益級(jí)的op amp 120的反相輸入120a。根據(jù)實(shí)例性實(shí)施例，圖3A到3D是展示數(shù)個(gè)實(shí)例性可編程增益級(jí)配置的繪圖，所述實(shí)例性可編程增益級(jí)配置包括具有為電流輸出、倍增DAC(作為其增益設(shè)定電阻器)的第二 DAC125'的op ampl20，其展示如何鉤住電流輸出、倍增DAC以實(shí)施op ampl20的增益設(shè)定電阻器的實(shí)例。在這些圖中，所展示的Vin為由梯級(jí)電壓斜坡產(chǎn)生器電路(例如圖1A中所展示的梯級(jí)電壓斜坡產(chǎn)生器電路110或圖2中所展示的梯級(jí)電壓斜坡產(chǎn)生器電路210)輸出的梯級(jí)電壓斜坡波形118。在圖3A到3D中，梯級(jí)電壓斜坡波形118耦合到第二 DAC125,的Vref引腳或Rfb引腳，且1ut引腳連接到op-amp 120的由于op amp 120的非反相輸入(+)的接地而處于虛擬接地的反相(_)輸入。
[0027]圖3A中所展示的可編程衰減級(jí)配置320特征在于展示為RpaMllel317的電阻器，其與由第二DAC125'提供的可變DAC電阻(Rvar)電并聯(lián)，其兩者均為op ampl20的輸入電阻器。可編程衰減級(jí)配置320為衰減級(jí)，因?yàn)槠鋬H以最大增益I使輸入衰減。Rparallel317改變下文所描述的圖4A中所展示的第二 DAC125'電阻值對(duì)DAC代碼關(guān)系，以獲得圖4B中所展示的實(shí)質(zhì)上較具線性電阻值對(duì)DAC代碼關(guān)系。
[0028]圖3B展示可編程增益級(jí)配置340，其特征在于展示為Rparallel347的電阻器，其作為反饋電阻器與由第二DAC125'提供的可變DAC電阻(Rvar)電并聯(lián)，其也是op ampl20的反饋電阻器?？删幊淘鲆婕?jí)配置340將不衰減，而是以最小增益I使信號(hào)增強(qiáng)。
[0029]圖3C展示提供較有限的信號(hào)衰減及較大增益范圍的可編程增益級(jí)配置360。與Rfixed串聯(lián)提供展示為R3的額外輸入電阻器。圖3D展示另一可編程增益級(jí)配置380，其因具有兩者均為電流輸出、倍增DAC的第二 DAC125"及125",以提供op amp 120的輸入電阻器及反饋電阻器兩者而提供較具線性的傳遞函數(shù)。對(duì)于可編程增益級(jí)配置360，可使DAC的固定內(nèi)部電阻器Rfb斷開(未使用)或者串聯(lián)或并聯(lián)連接。此布置提供可能的衰減或增益的多種組合。
[0030]圖4A及4B提供證明電流輸出、倍增DAC可提供為提供到其的二進(jìn)制代碼的函數(shù)的等效電阻的數(shù)據(jù)。如上文所描述，op-ampl20的可編程增益由代碼設(shè)定，所述代碼設(shè)定電流輸出、倍增DAC的等效電阻以為op ampl20提供補(bǔ)償縮短斜坡長度的輸出電壓范圍的增
Mo[0031]圖4A是16位(65，536)電流輸出DAC的等效電阻對(duì)代碼的圖示。等效DAC電阻等于Rfixed*65，536/DAC代碼，且Rfixed等于5k歐姆。圖4A中的曲線在代碼O處為開路電路(電阻是無限的，其為應(yīng)避免的條件)。所述曲線還存在兩者均漸近于曲線軸線的2個(gè)區(qū)域。
[0032]可使用此等效電阻對(duì)代碼來選擇DAC電阻作為op ampl20的增益設(shè)定電阻器元件。然而，如下文所描述，添加本文中稱作Rparallel的與Rvar并聯(lián)的額外電阻器改善等效電阻對(duì)代碼關(guān)系的線性。
[0033]圖4B是具有與Rvar并聯(lián)的額外電阻器Rparallel的16位(65，536)電流輸出、倍增DAC的等效電阻對(duì)代碼的圖示，可看到所述額外電阻器Rpmallel使可編程增益級(jí)線性化。Rtotal = (Rvar*R parallel)/(Rvar+Rparallel),其中 Rvar = Rdac fixed(5k 歐姆)*65，536/DAC CODE。Rparallel等于IOOk歐姆?？煽吹脚c圖4A中所展示的曲線相比，圖4B提供65，536個(gè)代碼中的每一者的電阻的較逐漸改變。圖4B中所展示的等效電阻對(duì)代碼曲線因包括Rparallel還消除圖4A中所展示的代碼O處的可能無限電阻問題。除IOOk歐姆以外的值也可與類似效應(yīng)一起使用。
[0034]從圖4A及4B中所展示的等效電阻對(duì)DAC代碼導(dǎo)出的增益曲線具有I/代碼(或1/x)圖案。此關(guān)系甚至對(duì)于圖4B中所展示的經(jīng)改善線性情形具有顯著非線性。為提供線性的進(jìn)一步改善，下文關(guān)于圖4C及4D描述替代實(shí)施例。
[0035]針對(duì)5k歐姆的固定電阻器的16位DAC中的可變電阻的方程式為:Rvar =65，536*5k歐姆/(數(shù)字輸入代碼)。為使此可變電阻曲線更具線性，考慮方程式y(tǒng) =[-1* (數(shù)字輸入代碼)2I /65，536，其中表示此方程式的曲線展示于圖4C中。如果這2個(gè)曲線(圖4C及圖4A)或方程式通過合適乘法器電路相乘在一起且加進(jìn)常數(shù)65，537，那么所得函數(shù)呈線性形式，如圖4D中所展示。乘法或求平方函數(shù)可以模擬乘法器(例如，來自德州儀器的MPY634IC)來實(shí)施。此更具線性模擬電壓函數(shù)的方程式為:
[0036]Vout = [ {圖1A中的電路=)*_ (數(shù)字輸入代碼)2] +65，537。
[0037]根據(jù)實(shí)例性實(shí)施例，圖4E是實(shí)例性梯級(jí)電壓斜坡模塊480的框圖，所述實(shí)例性梯級(jí)電壓斜坡模塊480具有通過實(shí)施表示圖4C中所展示的方程式的電阻曲線而實(shí)現(xiàn)的較具線性模擬電壓函數(shù)。梯級(jí)電壓斜坡模塊480包括圖1A中所展示的梯級(jí)電壓斜坡模塊100及求平方函數(shù)塊481，其兩者均耦合到乘法器482，其中乘法器482的輸出連同代碼輸入耦合到產(chǎn)生展示為Vout的梯級(jí)電壓斜坡的求和器485。
[0038]圖5是用于測試受測試的半導(dǎo)體裝置(DUT)的包括所揭示梯級(jí)電壓斜坡模塊100的實(shí)例性ATE電子器件500的框圖繪圖。DUT通過把手或探針及經(jīng)由定制接口測試適配器(ITA)或調(diào)適ATE電子器件500以適應(yīng)DUT的設(shè)備(未展示)物理連接到ATE電子器件500。
[0039]ATE電子器件500包括測試控制器520。所述控制器耦合到提供模擬輸出的測試器DAC525。模擬接口 530具有用于從半導(dǎo)體裝置接收模擬輸入532且將模擬輸入532傳輸?shù)娇刂破?20的輸入的引腳。ATE電子器件500包括數(shù)字接口 540，其具有經(jīng)耦合以從半導(dǎo)體裝置接收數(shù)字輸入且將數(shù)字輸入傳輸?shù)娇刂破鞑碜钥刂破?20的數(shù)字輸出傳輸?shù)桨雽?dǎo)體裝置的數(shù)字I/O引腳542。所揭示梯級(jí)電壓斜坡模塊100以可切換方式連接于數(shù)字接口 540與數(shù)字I/O引腳542中的一些數(shù)字I/O引腳之間。[0040]一般對(duì)于測試ADC，施加到受測試的ADC (ADUT)的電壓斜坡通常在ADUT開始電壓以下延伸幾毫伏到ADUT指定全尺度電壓范圍以上幾毫伏(例如，± IOmV)。舉例來說，如果指定ADUT從O伏到+5.000伏測試，那么梯級(jí)電壓斜坡模塊100可在-0.010伏處開始梯級(jí)電壓斜坡且將斜坡延伸到5.010伏。此確保可以ADUT及斜坡產(chǎn)生電路中的正常統(tǒng)計(jì)公差變化來測試每個(gè)代碼。因此，盡管未展示，可給可調(diào)整小負(fù)電壓供應(yīng)電路提供所揭示梯級(jí)電壓斜坡模塊以在一個(gè)板上具有完整電路。
[0041]所揭示梯級(jí)電壓斜坡模塊的顯著優(yōu)點(diǎn)是提供用以利用正在測試的裝置的電壓步長之間的電壓步長的分辨率的能力。在16位DAC情形中，65，536個(gè)步長的16位分辨率梯級(jí)斜坡可用于測試具有比方說4096個(gè)步長或更少的ADC。改善的電壓分辨率允許ADUT的較精細(xì)測量。舉例來說，如果(微分非線性)DNL為一個(gè)LSB，那么可將這些LSB中的每一者劃分成16個(gè)子步長且獲得較精細(xì)、較好質(zhì)量的測量分辨率。在此實(shí)例中，此為每代碼16次命中或每LSB16次發(fā)生。
[0042]所揭示實(shí)施例的其它優(yōu)點(diǎn)包括能夠?qū)⑺沂緦?shí)現(xiàn)為單個(gè)電路卡模塊，其連同存儲(chǔ)于由合適處理器實(shí)施的合適存儲(chǔ)器中的相關(guān)聯(lián)軟件能夠產(chǎn)生各種梯級(jí)斜坡以測試8位或10位或12位或更高位ADC的族群。軟件幫助設(shè)置，因?yàn)槠淇勺x取含有ADUT規(guī)范數(shù)據(jù)的文件且如上文所描述設(shè)置重要斜坡參數(shù)。軟件可計(jì)算及設(shè)置的這些參數(shù)中的一些參數(shù)為斜坡在其處開始的負(fù)偏壓電壓及最終斜坡電壓。如上文所描述，由于所指定梯級(jí)斜坡的計(jì)數(shù)可基于每代碼的命中數(shù)目[每LSB的子分區(qū)]而在65，536 (216)之前結(jié)束，因此軟件可對(duì)其進(jìn)行計(jì)算且接著設(shè)定第二 DAC的等效電阻以校正電壓增益，因此斜坡在指定電壓處結(jié)束。軟件可用“C”來編寫；已發(fā)現(xiàn)其使所揭示模塊的使用變簡易。
[0043]根據(jù)實(shí)例性實(shí)施例，圖6是使用圖1A中所展示的梯級(jí)電壓斜坡模塊100獲得的在+0.24V到+0.95V之間的實(shí)例性梯級(jí)電壓斜坡波形部分。在此波形部分中，步長每21微秒發(fā)生一次；其可通過改變輸入代碼的頻率來改變。所展示的數(shù)據(jù)證明0.0000074%或7.4PPM最大誤差，其好于17位線性。
[0044]梯級(jí)電壓斜坡模塊具有3個(gè)模式:1)設(shè)置、2)校準(zhǔn)及3)操作。作為實(shí)例，描述用于使用所揭示梯級(jí)電壓斜坡模塊的測試的設(shè)置，其詳述實(shí)例性設(shè)置及操作。在設(shè)置及校準(zhǔn)之后，那么計(jì)數(shù)器(或其它數(shù)字代碼源，例如ATE計(jì)算機(jī))可輸入數(shù)字代碼且多次運(yùn)行斜坡對(duì)(以每代碼的所要命中數(shù)目)以測試許多DUT。此歷史上在此項(xiàng)技術(shù)中稱作ADC測試的斜坡直方圖方法。
[0045]設(shè)置軟件基于DUT數(shù)據(jù)表(ros)參數(shù)計(jì)算斜坡上的開始及停止電壓。由于存在DUT中的偏移電壓誤差(像O周圍的DUT偏移電壓)及可能的op-amp偏移電壓，因此斜坡將在比DUT最小電壓小一位之處開始。來自測試工程師的用于軟件例程以設(shè)置斜坡的輸入為:
[0046].DUT中的數(shù)字位
[0047].所要命中/代碼
[0048].全尺度DUT模擬輸入處的最大伏數(shù)(實(shí)例:2V到5V)
[0049].斜坡振幅中的誤差；例如全尺度(FS)誤差，+DUT偏移誤差，+
[0050](積分非線性)INL
[0051]影響斜坡電壓極端的DUT誤差致使斜坡電壓在DUT最小值[對(duì)于單級(jí)通常為O伏]以下一點(diǎn)開始且稍微超過FS最大電壓。作為實(shí)例，對(duì)于完全測試為良好ADC與邊際故障ADC的一個(gè)受測試的ADC (ADUT)，斜坡應(yīng)在_5mV處開始且在5.15V處結(jié)束，其界定斜坡的每一端的外部點(diǎn)。此開始電壓可稱為偏壓電壓。
[0052]以上此操作在設(shè)置軟件函數(shù)中進(jìn)行，所述設(shè)置軟件函數(shù)在操作使用之前運(yùn)行一次。在設(shè)置之后，可接著將斜坡施加所需的次數(shù)(例如，可能數(shù)千次)。
[0053]測試8、10及12位ADC族群的目標(biāo)通常是使用輸入梯級(jí)電壓斜坡及直方圖以測量DNL及INL。使用DAC產(chǎn)生輸入線性斜坡，其中數(shù)據(jù)輸入為增加以產(chǎn)生增加的電壓斜坡的計(jì)數(shù)。所述電路及穩(wěn)定電壓參考全部在實(shí)例性17位線性梯級(jí)電壓斜坡模塊上。此模塊較小，為幾平方英寸，且可在底部上的部件區(qū)域內(nèi)部裝配于ETS-364HIB上，或其可與其它ATE —起使用。
[0054]所使用的第一 DAC(圖1A中的DACl 15)可為16位DAC[非常線性，例如110408820]，其因此具有65，536(216)個(gè)輸出步長。如果DUT為12位，那么向上斜坡中的每個(gè)代碼存在16次命中且向下斜坡存在16次命中，如下文所展示:針對(duì)5V最大Vin DUT展示DUT LSB大小。
[0055]
【權(quán)利要求】
1.一種梯級(jí)電壓斜坡模塊，其包含: 梯級(jí)電壓斜坡產(chǎn)生器電路，其包括經(jīng)配置以接收數(shù)字?jǐn)?shù)據(jù)信號(hào)(代碼)及第一時(shí)鐘信號(hào)且提供第一梯級(jí)電壓斜坡波形的至少一個(gè)時(shí)鐘控制的第一數(shù)/模轉(zhuǎn)換器DAC ； 可編程增益運(yùn)算放大器op amp，其具有經(jīng)耦合以接收所述第一梯級(jí)電壓斜坡波形的輸入，及 第二 DAC，其包含經(jīng)定位以提供所述op amp的增益設(shè)定電阻的電流輸出倍增DAC， 其中所述op amp的輸出提供梯級(jí)電壓斜坡輸出。
2.根據(jù)權(quán)利要求1所述的梯級(jí)電壓斜坡模塊，其中所述時(shí)鐘控制的第一DAC包含電流輸出DAC，且所述梯級(jí)電壓斜坡產(chǎn)生器電路進(jìn)一步包含具有耦合到所述第二 DAC的輸出的輸入的電流/電壓轉(zhuǎn)換器。
3.根據(jù)權(quán)利要求1所述的梯級(jí)電壓斜坡模塊，其中所述時(shí)鐘控制的第一DAC包含電壓輸出DAC。
4.根據(jù)權(quán)利要求1所述的梯級(jí)電壓斜坡模塊，其進(jìn)一步包含耦合到所述時(shí)鐘控制的第一DAC的用于提供所述代碼的計(jì)數(shù)器。
5.根據(jù)權(quán)利要求1所述的梯級(jí)電壓斜坡模塊，其中所述時(shí)鐘控制的第一DAC包括并行DAC路徑，所述并行DAC路徑包括與處理梯級(jí)斜坡電壓輸出的最高有效位MSB相關(guān)聯(lián)的時(shí)鐘控制的DAC及與處理梯級(jí)斜坡電壓輸出的最低有效位LSB相關(guān)聯(lián)的另一時(shí)鐘控制的DAC。
6.根據(jù)權(quán)利要求1所述的梯級(jí)電壓斜坡模塊，其中所述第二DAC定位為所述opamp的輸入電阻器。
7.根據(jù)權(quán)利要求1所述的梯級(jí)電壓斜坡模塊，其中所述第二DAC定位為所述opamp的反饋電阻器。
8.根據(jù)權(quán)利要求1所述的梯級(jí)電壓斜坡模塊，其進(jìn)一步包含與由所述第二DAC提供的可變電阻器(RvJ并聯(lián)耦合到所述op amp的反相輸入的電阻器。
9.一種產(chǎn)生梯級(jí)斜坡電壓信號(hào)的方法，其包含: 提供表示階梯函數(shù)上的離散電平的數(shù)字?jǐn)?shù)據(jù)信號(hào)(代碼)，其中由所述代碼中的最后一個(gè)代碼界定結(jié)束斜坡電壓電平； 使用至少一個(gè)時(shí)鐘控制的第一數(shù)/模轉(zhuǎn)換器DAC轉(zhuǎn)換所述代碼以提供在所述結(jié)束斜坡電壓電平處結(jié)束的第一梯級(jí)電壓斜坡波形， 基于所述結(jié)束斜坡電壓電平及所述梯級(jí)斜坡電壓信號(hào)的目標(biāo)結(jié)束電壓計(jì)算結(jié)束電壓補(bǔ)償增益； 對(duì)于具有作為增益設(shè)定電阻的為電流輸出倍增DAC的第二 DAC的op amp,計(jì)算所述第二DAC的等效電阻值以獲得所述結(jié)束電壓補(bǔ)償增益； 在給出所述第二 DAC的DAC等效電阻與代碼之間的關(guān)系的情況下，確定與所述等效電阻值相關(guān)聯(lián)的補(bǔ)償代碼值； 用所述補(bǔ)償代碼值編程所述第二 DAC，及 將所述數(shù)字?jǐn)?shù)據(jù)信號(hào)(代碼)耦合到所述時(shí)鐘控制的第一 DAC，其中所述op amp的輸出提供斜升到所述目標(biāo)結(jié)束電壓的所述梯級(jí)斜坡電壓信號(hào)。
10.根據(jù)權(quán)利要求9所述的方法，其中所述時(shí)鐘控制的第一DAC包含耦合到電流/電壓轉(zhuǎn)換器以提供所述第一梯級(jí)電壓斜坡波形的電流輸出倍增DAC。
11.根據(jù)權(quán)利要求9所述的方法，其中所述時(shí)鐘控制的第一DAC包含電壓輸出DAC。
12.根據(jù)權(quán)利要求9所述的方法，其中計(jì)數(shù)器提供所述代碼。
13.根據(jù)權(quán)利要求9所述的方法，其中所述時(shí)鐘控制的第一DAC包括并行DAC路徑，所述并行DAC路徑包括與處理梯級(jí)斜坡電壓信號(hào)的最高有效位MSB相關(guān)聯(lián)的DAC及與處理梯級(jí)斜坡電壓信號(hào)的最低有效位LSB相關(guān)聯(lián)的另一 DAC。
14.根據(jù)權(quán)利要求9所述的方法，其進(jìn)一步包含提供與由所述第二DAC提供的可變電阻器(Rto)并聯(lián)耦合到所述op amp的反相輸入的電阻器。
15.一種用于測試半導(dǎo)體裝置的自動(dòng)測試設(shè)備ATE電子器件，其包含: 測試控制器； 所述控制器耦合到提供模擬輸出的測試器數(shù)/模轉(zhuǎn)換器DAC ； 模擬接口，其具有經(jīng)耦合以從所述半導(dǎo)體裝置接收模擬輸入且將所述模擬輸入傳輸?shù)剿隹刂破鞯妮斎氲哪M輸入引腳； 數(shù)字接口，其具有經(jīng)耦合以從所述半導(dǎo)體裝置接收數(shù)字輸入且將所述數(shù)字輸入傳輸?shù)剿隹刂破鞑?shù)字輸出從所述控制器傳輸?shù)剿霭雽?dǎo)體裝置的數(shù)字I/O引腳，及 梯級(jí)電壓斜坡模塊，其以可切換方式連接于所述數(shù)字接口與所述數(shù)字I/O引腳之間，所述梯級(jí)電壓斜坡模塊包含: 梯級(jí)電壓斜坡產(chǎn)生器電路，其包括經(jīng)配置以接收數(shù)字?jǐn)?shù)據(jù)信號(hào)(代碼)及第一時(shí)鐘信號(hào)且提供第一梯級(jí)電壓斜坡波形的至少一個(gè)時(shí)鐘控制的第一 DAC ； 可編程增益運(yùn)算放大器op amp，其具有經(jīng)耦合以接收所述第一梯級(jí)電壓斜坡波形的輸入，及 第二 DAC，其包含經(jīng)定位以提供所述op amp的增益設(shè)定電阻的電流輸出倍增DAC， 其中所述op amp的輸出提供梯級(jí)電壓斜坡輸出。
16.根據(jù)權(quán)利要求15所述的ATE電子器件，其中所述時(shí)鐘控制的第一DAC包含電流輸出DAC，且所述梯級(jí)電壓斜坡產(chǎn)生器電路進(jìn)一步包含具有耦合到所述電流輸出DAC的輸出的輸入的電流/電壓轉(zhuǎn)換器。
17.根據(jù)權(quán)利要求15所述的ATE電子器件，其中所述時(shí)鐘控制的第一DAC包括并行DAC路徑，所述并行DAC路徑包括與處理梯級(jí)斜坡電壓輸出的最高有效位MSB相關(guān)聯(lián)的時(shí)鐘控制的DAC及與處理梯級(jí)斜坡電壓輸出的最低有效位LSB相關(guān)聯(lián)的另一時(shí)鐘控制的DAC。
18.根據(jù)權(quán)利要求15所述的ATE電子器件，其進(jìn)一步包含與由所述第二DAC提供的可變電阻器(RvJ并聯(lián)耦合到所述op amp的反相輸入的電阻器。
【文檔編號(hào)】H03M1/10GK103905044SQ201310733964
【公開日】2014年7月2日 申請(qǐng)日期:2013年12月26日 優(yōu)先權(quán)日:2012年12月26日
【發(fā)明者】布魯斯·B·布希 申請(qǐng)人:德州儀器公司