一種基于全數(shù)字動(dòng)態(tài)加速鎖定技術(shù)的pll頻率綜合器的制造方法
【專利摘要】本發(fā)明一種基于全數(shù)字動(dòng)態(tài)加速鎖定技術(shù)的PLL頻率綜合器，包括鑒頻鑒相器、電流編碼控制、電荷泵、環(huán)路濾波器、壓控振蕩器、分頻器、可編程定時(shí)模塊、數(shù)字自動(dòng)控制、環(huán)路參數(shù)控制和可配置寄存器，其中可編程定時(shí)模塊、數(shù)字自動(dòng)控制、電流編碼控制和環(huán)路參數(shù)控制這四個(gè)模塊構(gòu)成了鎖相環(huán)動(dòng)態(tài)加速鎖定控制器；本發(fā)明由全數(shù)字實(shí)現(xiàn)，控制方案簡(jiǎn)單，電路規(guī)模小、功耗低，控制模塊具有快速、自動(dòng)復(fù)位功能，對(duì)環(huán)路的影響很小，非常適合集成度高、功耗低、快速鎖定的無(wú)線通信或跳頻通信領(lǐng)域。
【專利說(shuō)明】一種基于全數(shù)字動(dòng)態(tài)加速鎖定技術(shù)的PLL頻率綜合器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及無(wú)線通信射頻【技術(shù)領(lǐng)域】，特別涉及一種基于全數(shù)字動(dòng)態(tài)加速鎖定技術(shù)的PLL頻率綜合器。
【背景技術(shù)】
[0002]鎖相環(huán)頻率合成器是通信系統(tǒng)的重要部件，其主要指標(biāo)有鎖定速度、低相位噪聲、低雜散。其中，鎖定速度決定了通信系統(tǒng)的信道切換及系統(tǒng)啟動(dòng)的快慢。尤其在時(shí)分多址(TDMA)或擴(kuò)頻跳頻通信系統(tǒng)中， 鎖定速度更是決定頻率合成器性能最關(guān)鍵的指標(biāo)。
[0003]在常見(jiàn)的電荷泵鎖相環(huán)(CPPLL)中，相位噪聲、雜散及鎖定速度對(duì)環(huán)路帶寬的要求總是相互矛盾的。典型的CPPLL的瞬態(tài)過(guò)程是一個(gè)阻尼振蕩過(guò)程，要加快鎖定速度就需要增大環(huán)路帶寬，但從CPPLL的穩(wěn)態(tài)性分析來(lái)看，要抑制相位噪聲和雜散，就要減小環(huán)路帶寬。然而，現(xiàn)代無(wú)線通信系統(tǒng)對(duì)鎖定時(shí)間、相位噪聲及雜散都有極高的要求，一般的鎖相環(huán)很難同時(shí)滿足。
[0004]對(duì)于通信系統(tǒng)來(lái)說(shuō)，PLL的捕獲過(guò)程是完全無(wú)用的，為同時(shí)滿足快速鎖定與雜散抑制性能，業(yè)界提出了動(dòng)態(tài)環(huán)路帶寬的方案，即捕獲過(guò)程中增大環(huán)路帶寬以加速鎖定，而接近鎖定時(shí)自動(dòng)恢復(fù)小環(huán)路帶寬以抑制噪聲和雜散。比如在三階PLL系統(tǒng)中，環(huán)路帶寬可近似表示為ω。^ (IepKvraRlp)/Ndiv，其中Iep、Kvco, Rlp、Ndiv分別是CP電流、VCO增益、環(huán)路濾波器電阻及分頻比。由于Kv。。、Ndiv不適合改變，因此大多通過(guò)改變1。5、Rlp的方法來(lái)調(diào)整環(huán)路帶寬。若Ic5增大N倍，環(huán)路帶寬也增大N倍，但零、極點(diǎn)相對(duì)于環(huán)路帶寬頻點(diǎn)不變，會(huì)影響環(huán)路的穩(wěn)定性。因此將Ict增大N倍，環(huán)路帶寬也增加N倍，Rlp減小為1/Ν"2，這樣環(huán)路帶寬增大Ν1/2倍，零、極點(diǎn)位置相對(duì)不變，不影響環(huán)路的穩(wěn)定性。
[0005]研究人員提出了各種方法來(lái)加快鎖定速度，同時(shí)保持低相噪和低雜散。這些方法中，有很多采用動(dòng)態(tài)環(huán)路帶寬。如中國(guó)公開(kāi)發(fā)明專利1691512Α提出的“具有自適應(yīng)環(huán)路帶寬的鎖相環(huán)”通過(guò)相位檢測(cè)器比較參考信號(hào)和反饋信號(hào)的頻率和相位，產(chǎn)生兩個(gè)控制信號(hào)，并控制電荷泵，電荷泵的輸出及脈沖寬度濾波器產(chǎn)生的輔助控制信號(hào)共同輸出到一運(yùn)算放大器，運(yùn)算放大器的輸出連到VC0。該發(fā)明采用數(shù)字-模擬相結(jié)合的方式，通過(guò)比較兩個(gè)信號(hào)的相位和頻率差，產(chǎn)生相應(yīng)控制信號(hào)動(dòng)態(tài)控制CP和運(yùn)放的電流及電壓，最后調(diào)整VCO的頻率。但由于需要數(shù)?；旌显O(shè)計(jì)且還需要存儲(chǔ)、解碼等電路，其通用性不強(qiáng)。近些年，采用全數(shù)字的快速鎖定方式受到普遍關(guān)注。如論文“Al.9-3.8GHz Λ-SFractional-NPLL Frequency Synthesizer with fast auto-calibration of loop bandwidth and vcofrequency (IEEE JSSC, vol47, N0.3, Mar.2012)中提出了基于頻率-數(shù)字轉(zhuǎn)換(FDC)的自動(dòng)校準(zhǔn)技術(shù)，通過(guò)片上適時(shí)檢測(cè)的VCO頻率來(lái)校正環(huán)路帶寬和頻率，環(huán)路帶寬校準(zhǔn)電路測(cè)量VCO增益Kv。。并用它精確控制電荷泵電流，這樣使環(huán)路帶寬保持恒定。該技術(shù)雖然采用數(shù)字控制，但檢測(cè)與校準(zhǔn)算法過(guò)于復(fù)雜，同時(shí)為保證控制精度需要的數(shù)字開(kāi)銷也較大。
[0006]綜上所述，現(xiàn)有的采用動(dòng)態(tài)環(huán)路帶寬的鎖相環(huán)加速鎖定技術(shù)存在通用性不強(qiáng)，電路規(guī)模大，結(jié)構(gòu)復(fù)雜等缺點(diǎn)，加大了設(shè)計(jì)難度，同時(shí)減小了電路的集成度。
【發(fā)明內(nèi)容】

[0007]本發(fā)明的技術(shù)解決問(wèn)題:克服現(xiàn)有加速鎖定控制技術(shù)的不足，本發(fā)明提出了一種基于全數(shù)字動(dòng)態(tài)加速鎖定技術(shù)的PLL頻率綜合器，通過(guò)在傳統(tǒng)PFD與CP之間插入一個(gè)全數(shù)字實(shí)現(xiàn)的加速鎖定控制模塊，就能動(dòng)態(tài)調(diào)整電荷泵電流與環(huán)路帶寬，該控制方案簡(jiǎn)單，電路規(guī)模小、功耗低，控制模塊具有快速、自動(dòng)復(fù)位功能，對(duì)環(huán)路的影響很小。
[0008]本發(fā)明的技術(shù)解決方案:一種基于全數(shù)字動(dòng)態(tài)加速鎖定技術(shù)的PLL頻率綜合器包括鑒頻鑒相器、電流編碼控制、電荷泵、環(huán)路濾波器、壓控振蕩器、分頻器、可編程定時(shí)模塊、數(shù)字自動(dòng)控制、環(huán)路參數(shù)控制和可配置寄存器。其中可編程定時(shí)器、數(shù)字自動(dòng)控制、電流編碼控制和環(huán)路參數(shù)控制四個(gè)模塊構(gòu)成了鎖相環(huán)動(dòng)態(tài)加速鎖定控制器。鎖相環(huán)動(dòng)態(tài)加速鎖定控制器根據(jù)鑒頻鑒相器傳送來(lái)的Up、Down兩路輸出信號(hào)產(chǎn)生電荷泵的電流控制字，動(dòng)態(tài)改變電荷泵的工作電流。同時(shí)還產(chǎn)生環(huán)路濾波器的開(kāi)關(guān)控制信號(hào)，通過(guò)變換電阻的接入方式動(dòng)態(tài)調(diào)整電阻值，進(jìn)而調(diào)整環(huán)路帶寬。
[0009]所述鑒頻鑒相器對(duì)輸入?yún)⒖夹盘?hào)Fref和反饋信號(hào)Fdiv進(jìn)行頻率和相位的比較，然后輸出Up、Down兩路輸出信號(hào)給電流編碼控制；可配置寄存器由外部三線串口或SPI串口進(jìn)行數(shù)據(jù)配置，產(chǎn)生串行時(shí)鐘Sclk、單位寬數(shù)據(jù)Sdata、第一多位寬數(shù)據(jù)<A:0>、第二多位寬數(shù)據(jù)<B:0>和第三多位寬數(shù)據(jù)<C:0>。其中串行時(shí)鐘Sclk和單位寬數(shù)據(jù)Sdata輸入到數(shù)字自動(dòng)控制，第一多位寬數(shù)據(jù)<A:0>輸入到可編程定時(shí)模塊，第二多位寬數(shù)據(jù)<B:0>和第三多位寬數(shù)據(jù)<C:0>輸入到電流編碼控制；數(shù)字自動(dòng)控制收到可配置寄存器發(fā)出的串行時(shí)鐘Sclk及數(shù)據(jù)Sdata后產(chǎn)生復(fù)位控制字W2和選擇控制字W7，其中復(fù)位控制字W2分別送至電流編碼控制和環(huán)路參數(shù)控制，而復(fù)位控制字W2和選擇控制字W7同時(shí)送至可編程定時(shí)模塊；可編程定時(shí)模塊根據(jù)可配置寄存器設(shè)置的計(jì)數(shù)值〈A: 0>進(jìn)行計(jì)數(shù)，并輸出溢出控制字W5給數(shù)字自動(dòng)控制；數(shù)字自動(dòng)控制根據(jù)W5的值改變復(fù)位控制字W2的狀態(tài)，并傳送至電流編碼控制及環(huán)路參數(shù)控制。
[0010]所述電流編碼控制接收鑒頻鑒相器送來(lái)的Up和Down兩路信號(hào)，產(chǎn)生不同檔位的可編程電流控制字，并對(duì)電流控制字進(jìn)行二進(jìn)制編碼，然后將二進(jìn)制控制字Up_b&Dn_b送至電荷泵。其中電流控制字的編程由可配置寄存器送來(lái)的第二多位寬數(shù)據(jù)<B:0>或第三多位寬數(shù)據(jù)<C:0>值確定，而電流控制字的不同檔位是根據(jù)數(shù)字自動(dòng)控制送來(lái)的復(fù)位控制字W2的狀態(tài)確定選擇第二多位寬數(shù)據(jù)<B:0>還是第三多位寬數(shù)據(jù)<C:0> ;電荷泵根據(jù)電流編碼控制送來(lái)的二進(jìn)制控制字Up_b&Dn_b,選擇不同的充、放電電流值Cpout傳送給環(huán)路濾波器；環(huán)路濾波器根據(jù)電荷泵輸出的充、放電電流值Cpout，進(jìn)行低通濾波后產(chǎn)生直流電壓送至壓控振蕩器，并按照環(huán)路參數(shù)控制輸出信號(hào)W6的狀態(tài)選擇相應(yīng)的電阻值，保證PLL綜合器的穩(wěn)定工作，壓控振蕩器根據(jù)環(huán)路濾波器送來(lái)的直流電壓產(chǎn)生相應(yīng)輸出頻率到分頻器；分頻器對(duì)壓控振蕩器的輸出頻率進(jìn)行分頻，反饋到鑒頻鑒相器的輸入端Fdiv，形成一個(gè)環(huán)路。
[0011]所述數(shù)字自動(dòng)控制包括第一 D觸發(fā)器DFF1，第二 D觸發(fā)器DFF2，第三D觸發(fā)器DFF3,反相器INV及緩沖器Bufferl。所述DFF3的輸入端D接地，DFF3的時(shí)鐘CK連接參考輸入REFin，DFF3的置位端SN連接DFFl的輸出端Q，DFF3的輸出Q連接W7，DFF3的輸出端QN接DFF2的置位端SN ;所述DFF2的輸入端D接地，DFF2的時(shí)鐘CK接反相器INV的輸出，INV的輸入接W5，DFF2的輸出端Q接緩沖器bufferl的輸入；所述DFFl的輸入端D和時(shí)鐘輸入端CK分別連接可配置寄存器的數(shù)據(jù)Sdata和時(shí)鐘Sclk，DFFl的清零端RN接bufferl的輸出，DFFl的輸出端Q連接W2。
[0012]所述可編程定時(shí)模塊包括選擇器I和可編程定時(shí)器?？删幊潭〞r(shí)模塊主要用于控制電荷泵工作在電流2的持續(xù)時(shí)間。選擇器I的一個(gè)輸入端DO為計(jì)數(shù)模式，另一個(gè)輸入端Dl連接可配置寄存器送來(lái)的第一多位寬數(shù)據(jù)〈A: 0>，選擇器I的控制端口 SW4連接W7，選擇器I的輸出端Y連接到可編程定時(shí)器的模式控制端口 Mode。當(dāng)SW4為“O”時(shí)，可編程定時(shí)器開(kāi)始計(jì)數(shù)工作，當(dāng)SW4為“I”時(shí)，可編程定時(shí)器進(jìn)行新的配置；可編程定時(shí)器的輸入端in連接參考輸入REFin，可以為參考時(shí)鐘或參考時(shí)鐘的分頻輸出，這根據(jù)定時(shí)器的時(shí)間長(zhǎng)短來(lái)選擇，可編程定時(shí)器的輸入端reset為復(fù)位信號(hào)連接W2，來(lái)自于數(shù)字自動(dòng)控制模塊?？删幊潭〞r(shí)器的輸出端SWl連接W5，當(dāng)定時(shí)器正常計(jì)數(shù)時(shí)，Sffl為“高”，而計(jì)數(shù)完成后，SWl變?yōu)椤暗汀薄?br> [0013]所述電流編碼控制包括CP電流配置寄存器1、CP電流配置寄存器2和選擇器2。其中CP電流配置寄存器I的輸入接可配置寄存器送來(lái)的第二多位寬數(shù)據(jù)<B:0>，輸出接選擇器2的DO ；CP電流配置寄存器2的輸入接可配置寄存器送來(lái)的第三多位寬數(shù)據(jù)<C:0>，輸出接選擇器2的Dl ;選擇器2的輸入SW3連接W2，選擇器2的輸出Y輸出二進(jìn)制控制字Up_b&Dn_b。
[0014]所述環(huán)路參數(shù)控制包括NMOS管匪1、開(kāi)關(guān)SW2及緩沖器Buffer2。其中所述SW2由NMOS管NM2構(gòu)成，NM2的柵極接W2，NM2的源極接地，NM2的漏極接W6 ;所述Buffer2的輸入連接W2，Buffer2的輸出連接匪I的柵極；所述匪I的源極和漏極短接后接到W6。當(dāng)W2=l時(shí)，開(kāi)關(guān)SW2閉合使W6與地連接，匪I起濾波電容的作用，濾除開(kāi)關(guān)控制信號(hào)線W2上的高頻雜波，避免惡化環(huán)路噪聲；當(dāng)W2=0時(shí)，開(kāi)關(guān)SW2斷開(kāi)時(shí)W6與地?cái)嚅_(kāi)。這樣，環(huán)路參數(shù)控制模塊通過(guò)開(kāi)關(guān)SW2切換W6信號(hào)線與地的連通或斷開(kāi)， 改變環(huán)路濾波器中電阻的連接方式，進(jìn)而調(diào)整環(huán)路濾波器中的電阻值。
[0015]所述環(huán)路濾波器包括電阻1?1、1?2、1?3，電容(:1、02、03。根據(jù)動(dòng)態(tài)環(huán)路帶寬的切換需求，環(huán)路濾波器包含兩種不同的連接方式:
[0016]一種連接為=Cpout—路接Cl的一端，另一路接C2的一端，還有一路接Rl的一端；Cl的另一端接地；C2的另一端接R2的一端；R2的另一端一路接W6，另一路接電阻R3的一端；R3的另一端接地；電阻Rl的另一端接C3的一端，C3的另一端接地。
[0017]另一種連接為=Cpout —路接Cl的一端，另一路接C2的一端，還有一路接Rl的一端；C1的另一端接地； C2的另一端一路接R2的一端，另一路接電阻R3的一端；R2的另一端接W6 ；R3的另一端接地；電阻Rl的另一端接C3的一端，C3的另一端接地。
[0018]將環(huán)路濾波器中的兩電阻R2、R3分別設(shè)計(jì)為R、(m_l)*R，則開(kāi)關(guān)SW2閉合前、后的等效電阻之比為m:1。這樣當(dāng)數(shù)字動(dòng)態(tài)加速鎖定控制器工作時(shí)，電荷泵電流、環(huán)路帶寬會(huì)按照預(yù)先設(shè)定的值自動(dòng)切換。
[0019]所述電荷泵(12)中的可配置電流設(shè)計(jì)為Icp，2*Icp，4*Icp，...Jn^Icp不同檔位，這樣在η位二進(jìn)制信號(hào)的控制下，電荷泵輸出電流可為Icp, 2*Icp, 3*Icp,...,(2n-l)*Icp不同的值。
[0020]所述鎖相環(huán)動(dòng)態(tài)加速鎖定控制器具體工作流程如下:首先根據(jù)PLL總體要求，通過(guò)可配置寄存器(三線或SPI串口)寫入CP電流配置寄存器1、2的第二多位寬數(shù)據(jù)<B:0>、第三多位寬數(shù)據(jù)〈C:0>，根據(jù)鎖定時(shí)間寫入定時(shí)器的第一多位寬數(shù)據(jù)〈A:O〉JfDFFl的輸出(W2 )寫為“高”。一旦W2為“高”，電荷泵工作電流立即切換為CP電流2，定時(shí)器開(kāi)始工作，同時(shí)環(huán)路濾波器中的電阻值降為Ι/m倍。之后，等待定時(shí)器工作，當(dāng)設(shè)置的定時(shí)器值計(jì)滿時(shí)，整個(gè)控制模塊將自動(dòng)快速?gòu)?fù)位，包括定時(shí)器自動(dòng)復(fù)位，電荷泵電流自動(dòng)恢復(fù)為CP電流1，環(huán)路濾波器中的電阻值恢復(fù)為原值，數(shù)字自動(dòng)控制中的觸發(fā)器自動(dòng)復(fù)位。最后鎖相環(huán)動(dòng)態(tài)加速鎖定控制器結(jié)束當(dāng)前周期，等待下一次配置周期的開(kāi)始。
[0021]與現(xiàn)有加速鎖定控制技術(shù)相比，該發(fā)明具有以下明顯優(yōu)點(diǎn):
[0022](I)在鑒頻鑒相器與電荷泵之間插入加速鎖定控制電路，不影響壓控振蕩器及分頻器的工作狀態(tài)。電荷泵電流及其控制信號(hào)設(shè)計(jì)成二進(jìn)制形式，定時(shí)器采用不連續(xù)的計(jì)數(shù)方式，降低了電路規(guī)模和功耗。
[0023](2)基于3個(gè)D觸發(fā)器和開(kāi)關(guān)選擇器的動(dòng)態(tài)控制電路具有自動(dòng)、快速?gòu)?fù)位功能，使寬/窄環(huán)路帶寬的切換時(shí)間小于2納秒，對(duì)環(huán)路的影響更小。
[0024](3)采用片上集成的開(kāi)關(guān)器自動(dòng)改變環(huán)路電阻的連接方式，并將電阻值設(shè)置為相應(yīng)比例關(guān)系，以動(dòng)態(tài)切換環(huán)路帶寬，而不需要使用片外可變電阻。
[0025](4)基于全數(shù)字實(shí)現(xiàn)的加速鎖定控制方案，結(jié)構(gòu)簡(jiǎn)單，電路規(guī)模小。非常適合集成度高、功耗低、快速鎖定的無(wú)線通信或跳頻通信領(lǐng)域。
【專利附圖】

【附圖說(shuō)明】
[0026]圖1是本發(fā)明的基于動(dòng)態(tài)加速鎖定控制技術(shù)的PLL總體框圖；
[0027]圖2是本發(fā)明的鎖相環(huán)動(dòng)態(tài)加速鎖定控制器的原理圖；
[0028]圖3是本發(fā)明的鎖相環(huán)動(dòng)態(tài)加速鎖定控制器的工作與控制流程圖；
[0029]圖4是本發(fā)明的鎖相環(huán)動(dòng)態(tài)加速鎖定控制器的自動(dòng)控制時(shí)序圖；
[0030]圖5是本發(fā)明中的動(dòng)態(tài)環(huán)路帶寬控制的一個(gè)實(shí)施例示意圖；
[0031]圖6是本發(fā)明中的動(dòng)態(tài)環(huán)路帶寬控制的另一個(gè)實(shí)施例示意圖；
[0032]圖7是本發(fā)明中的可編程定時(shí)器的一個(gè)實(shí)施例示意圖。
【具體實(shí)施方式】
[0033]本發(fā)明提出了一種具有快速自動(dòng)復(fù)位功能的全數(shù)字加速鎖定技術(shù)，通過(guò)預(yù)先設(shè)定的定時(shí)器及數(shù)字控制邏輯實(shí)現(xiàn)不同CP電流、不同環(huán)路帶寬的自動(dòng)切換。下面根據(jù)附圖和實(shí)施例詳細(xì)介紹本發(fā)明的【具體實(shí)施方式】。
[0034]如圖1所示，該頻率綜合器包括鑒頻鑒相器10、電流編碼控制11、電荷泵12、環(huán)路濾波器13、壓控振蕩器14、分頻器15、可編程定時(shí)模塊16、數(shù)字自動(dòng)控制17、環(huán)路參數(shù)控制18和可配置寄存器19。其中可編程定時(shí)模塊16、數(shù)字自動(dòng)控制17、電流編碼控制11和環(huán)路參數(shù)控制18四個(gè)模塊構(gòu)成了鎖相環(huán)動(dòng)態(tài)加速鎖定控制器。
[0035]鎖相環(huán)動(dòng)態(tài)加速鎖定控制器根據(jù)鑒頻鑒相器傳送來(lái)的Up、Down兩路輸出信號(hào)產(chǎn)生電荷泵的電流控制字，動(dòng)態(tài)改變電荷泵的工作電流。同時(shí)還產(chǎn)生環(huán)路濾波器的開(kāi)關(guān)控制信號(hào)，通過(guò)變換電阻的接入方式動(dòng)態(tài)調(diào)整電阻值，進(jìn)而調(diào)整環(huán)路帶寬。鑒頻鑒相器10對(duì)輸入?yún)⒖夹盘?hào)Fref和反饋信號(hào)Fdiv進(jìn)行頻率和相位的比較，然后輸出Up、Down兩路輸出信號(hào)給電流編碼控制11 ;可配置寄存器19由外部三線串口或SPI串口進(jìn)行數(shù)據(jù)配置，產(chǎn)生串行時(shí)鐘Sclk、單位寬數(shù)據(jù)Sdata、第一多位寬數(shù)據(jù)〈A:O〉、第二多位寬數(shù)據(jù)<B:0>和第三多位寬數(shù)據(jù)<C:0>。其中串行時(shí)鐘Sclk和單位寬數(shù)據(jù)Sdata輸入到數(shù)字自動(dòng)控制17，第一多位寬數(shù)據(jù)<A:0>輸入到可編程定時(shí)模塊16，第二多位寬數(shù)據(jù)<B:0>和第三多位寬數(shù)據(jù)<C:0>輸入到電流編碼控制11 ;數(shù)字自動(dòng)控制17收到可配置寄存器19發(fā)出的串行時(shí)鐘Sclk及數(shù)據(jù)Sdata后產(chǎn)生復(fù)位控制字W2和選擇控制字W7，其中復(fù)位控制字W2分別送至電流編碼控制11及環(huán)路參數(shù)控制18，而復(fù)位控制字W2和選擇控制字W7同時(shí)送至可編程定時(shí)模塊16 ；可編程定時(shí)模塊16根據(jù)可配置寄存器19設(shè)置的計(jì)數(shù)值<A:0>進(jìn)行計(jì)數(shù)，并輸出溢出控制字W5給數(shù)字自動(dòng)控制17 ;數(shù)字自動(dòng)控制17根據(jù)W5的值改變復(fù)位控制字W2的狀態(tài)，并傳送至電流編碼控制11及環(huán)路參數(shù)控制18 ;電流編碼控制11接收鑒頻鑒相器10送來(lái)的Up和Down兩路信號(hào)，產(chǎn)生不同檔位的可編程電流控制字，并對(duì)電流控制字進(jìn)行二進(jìn)制編碼，然后將二進(jìn)制控制字Up_b&Dn_b送至電荷泵12。其中電流控制字的編程由可配置寄存器19送來(lái)的第二多位寬數(shù)據(jù)<B:0>或第三多位寬數(shù)據(jù)<C:0>值確定，而電流控制字的不同檔位是根據(jù)數(shù)字自動(dòng)控制17送來(lái)的復(fù)位控制字W2的狀態(tài)確定選擇第二多位寬數(shù)據(jù)〈B:0>還是第三多位寬數(shù)據(jù)<C:0> ;電荷泵12根據(jù)電流編碼控制11送來(lái)的二進(jìn)制控制字Up_b&Dn_b，選擇不同的充、放電電流值Cpout傳送給環(huán)路濾波器13 ;環(huán)路濾波器13根據(jù)電荷泵12輸出的充、放電電流值Cpout，進(jìn)行低通濾波后產(chǎn)生直流電壓送至壓控振蕩器14，并按照環(huán)路參數(shù)控制18輸出信號(hào)W6的狀態(tài)選擇相應(yīng)的電阻值，保證PLL綜合器的穩(wěn)定工作，壓控振蕩器14根據(jù)環(huán)路濾波器13送來(lái)的直流電壓產(chǎn)生相應(yīng)輸出頻率到分頻器15 ;分頻器15對(duì)壓控振蕩器的輸出頻率進(jìn)行分頻，反饋到鑒頻鑒相器10的輸入端Fdiv，形成一個(gè)環(huán)路。
[0036]如圖2所示，本發(fā)明所述鎖相環(huán)動(dòng)態(tài)加速鎖定控制器包括可編程定時(shí)模塊16、數(shù)字自動(dòng)控制17、電流編碼控制11、環(huán)路參數(shù)控制18和可配置寄存器19。可配置寄存器為三線或SPI串行接口電路，用以對(duì)可編程定時(shí)器、CP電流配置寄存器1、CP電流配置寄存器2及觸發(fā)器DFFl進(jìn)行數(shù)據(jù)寫操作。CP電流配置寄存器分為2組(根據(jù)實(shí)際需要，可分為N組)，當(dāng)鎖相環(huán)正常工作或靜態(tài)時(shí)由寄存器I確定電荷泵電流，而在頻率捕獲過(guò)程或動(dòng)態(tài)時(shí)由寄存器2確定電荷泵電流，這分別由串口電路通過(guò)可配置寄存器寫入第二多位寬數(shù)據(jù)〈B: O〉、第三多位寬數(shù)據(jù)<C:0>的值而預(yù)先設(shè)定；可編程定時(shí)模塊確定CP電流2的持續(xù)時(shí)間，并由串口電路寫入第一多位寬數(shù)據(jù)<A:0>的值來(lái)設(shè)定。
[0037]圖2所示的數(shù)字自動(dòng)控制17包括第一 D觸發(fā)器DFFl，第二 D觸發(fā)器DFF2，第三D觸發(fā)器DFF3，反相器INV及緩沖器Bufferl。所述DFF3的輸入端D接地，DFF3的時(shí)鐘CK連接參考輸入REFin，DFF3的置位端SN連接DFFl的輸出端Q，DFF3的輸出Q連接W7，DFF3的輸出端QN接DFF2的置位端SN ;所述DFF2的輸入端D接地，DFF2的時(shí)鐘CK接反相器INV的輸出，INV的輸入接W5，DFF2的輸出端Q接緩沖器bufferl的輸入；所述DFFl的輸入端D和時(shí)鐘輸入端CK分別連接可配置寄存器的數(shù)據(jù)Sdata和時(shí)鐘Sclk，DFFl的清零端RN接bufferl的輸出，DFFl的輸出端Q連接WZ0
[0038]圖2所示的可編程定時(shí)模塊包括選擇器I和可編程定時(shí)器?？删幊潭〞r(shí)模塊主要用于控制電荷泵工作在電流2的持續(xù)時(shí)間。選擇器I的一個(gè)輸入端DO為計(jì)數(shù)模式，另一個(gè)輸入端Dl連接可配置寄存器送來(lái)的第一多位寬數(shù)據(jù)<A:0>，選擇器I的控制端口 SW4連接W7，選擇器I的輸出端Y連接到可編程定時(shí)器的模式控制端口 Mode。當(dāng)SW4為“O”時(shí)，可編程定時(shí)器開(kāi)始計(jì)數(shù)工作，當(dāng)SW4為“I”時(shí)，可編程定時(shí)器進(jìn)行新的配置?？删幊潭〞r(shí)器的輸入端in連接參考輸入REFin，可以為參考時(shí)鐘或參考時(shí)鐘的分頻輸出，這根據(jù)定時(shí)器的時(shí)間長(zhǎng)短來(lái)選擇；可編程定時(shí)器的輸入端reset為復(fù)位信號(hào)連接W2，來(lái)自于數(shù)字自動(dòng)控制模塊?？删幊潭〞r(shí)器的輸出端SWl連接W5，當(dāng)定時(shí)器正常計(jì)數(shù)時(shí)，Sffl為“高”，而計(jì)數(shù)完成后，Sffl變?yōu)椤暗汀薄?br> [0039]圖2所示的環(huán)路參數(shù)控制包括NMOS管匪1、開(kāi)關(guān)SW2及緩沖器Buffer2。其中所述SW2由NMOS管NM2構(gòu)成，NM2的柵極接W2，NM2的源極接地，NM2的漏極接W6 ;所述Buffer2的輸入連接W2，Buffer2的輸出連接NMI的柵極；所述匪I的源極和漏極短接后接到W6。當(dāng)W2=l時(shí)，開(kāi)關(guān)SW2閉合使W6與地連接，匪I起濾波電容的作用，濾除開(kāi)關(guān)控制信號(hào)線W2上的高頻雜波，避免惡化環(huán)路噪聲；當(dāng)W2=0時(shí)，開(kāi)關(guān)SW2斷開(kāi)使W6與地?cái)嚅_(kāi)。這樣，環(huán)路參數(shù)控制模塊通過(guò)開(kāi)關(guān)SW2切換W6信號(hào)線與地的連通或斷開(kāi)，改變環(huán)路濾波器中電阻的連接方式，進(jìn)而調(diào)整環(huán)路濾波器中的電阻值。
[0040]圖5所示為本發(fā)明實(shí)施例的包含動(dòng)態(tài)CP電流與環(huán)路電阻控制的原理圖，其中鎖相環(huán)動(dòng)態(tài)加速鎖定控制器與圖2所示電路相同，這里不再贅述。環(huán)路濾波器的連接方式為:Cpout 一路接Cl的一端，另一路接C2的一端，還有一路接Rl的一端；C1的另一端接地；C2的另一端接R2的一端；R2的另一端一路接W6，另一路接電阻R3的一端；R3的另一端接地；電阻Rl的另一端接C3的一端，C3的另一端接地。加速鎖定控制器輸出W6、Up_b&Dn_b兩組信號(hào)，其中Up_b&Dn_b為CP電流配置寄存器的譯碼輸出，控制電荷泵開(kāi)關(guān)，本發(fā)明將電荷泵電流設(shè)計(jì)為的二進(jìn)制檔位，這樣在η位二進(jìn)制譯碼信號(hào)的控制下，電荷泵輸出電流可為Iep、2*Iep、3*Iep…、(2n-l)*Iep等不同的值，工作時(shí)預(yù)先設(shè)定。而信號(hào)線W6控制環(huán)路濾波器中的電阻的連接方式，電阻R2、R3的比值設(shè)計(jì)1: (m-1)，當(dāng)開(kāi)關(guān)SW2閉合時(shí)，W6 (即P點(diǎn))接地，此時(shí)接入環(huán)路濾波器中的電阻為R，當(dāng)開(kāi)關(guān)SW2斷開(kāi)時(shí)，W6 (BPP點(diǎn))懸空，此時(shí)接入環(huán)路濾波器中的電阻為m*R。通過(guò)適當(dāng)設(shè)計(jì)電流和電阻中的n、m值即可。比如當(dāng)n=m=4時(shí)，工作在加速鎖定器件的電荷泵最大電流可增加16倍，環(huán)路濾波器電阻減小為1/4倍，由ω。。(IctKvmR1p)/Ndiv可得，環(huán)路帶寬增加4倍，零極點(diǎn)位置相對(duì)不變，保證了大帶寬工作時(shí)的環(huán)路穩(wěn)定性。
[0041]圖6所示原理圖為本發(fā)明的動(dòng)態(tài)環(huán)路帶寬控制的另一個(gè)實(shí)施例，與圖5相比僅是環(huán)路濾波器中兩電阻的連接方式不同=Cpout —路接Cl的一端，另一路接C2的一端，還有一路接Rl的一端；C1的另一端接地；C2的另一端一路接R2的一端，另一路接電阻R3的一端；R2的另一端接W6 ；R3的另一端接地；電阻Rl的另一端接C3的一端，C3的另一端接地。當(dāng)開(kāi)關(guān)SW2閉合時(shí)，W6接地，此時(shí)接入環(huán)路濾波器中的電阻為[(m-l)/m]*R ;當(dāng)開(kāi)關(guān)SW2斷開(kāi)時(shí)，W6懸空，此時(shí)接入環(huán)路濾波器中的電阻為(m-1)*R，這樣寬帶和窄帶模式下的等效電阻比值仍為l:m。這樣當(dāng)數(shù)字動(dòng)態(tài)加速鎖定控制器工作時(shí)，電荷泵電流、環(huán)路帶寬會(huì)按照預(yù)先設(shè)定的值自動(dòng)切換。
[0042]圖3所示為本發(fā)明所述的鎖相環(huán)動(dòng)態(tài)加速鎖定控制器的控制流程圖。具體工作過(guò)程如下:根據(jù)通信系統(tǒng)的要求，首先確定可配置CP電流1、電流2的大小并寫入第二多位寬數(shù)據(jù)〈B:O〉、第三多位寬數(shù)據(jù)〈C:O〉的值，同時(shí)確定可配置CP電流2的工作持續(xù)時(shí)間即寫入可編程定時(shí)器第一多位寬數(shù)據(jù)〈A: O〉的值。其次，為使PLL工作在加速鎖定模式，串口電路需對(duì)觸發(fā)器DFFl寫入“高”電平，一方面使多路器2選擇Dl通路(電流2)，另一方面使選擇開(kāi)關(guān)SW2閉合將W6接地。此時(shí)PLL工作在大環(huán)路帶寬模式(CP電流2通常為大電流模式)以加快鎖定過(guò)程，而環(huán)路濾波器的阻尼電阻減小為原值的1/m，以增強(qiáng)環(huán)路的穩(wěn)定性。當(dāng)定時(shí)器設(shè)定的大環(huán)路帶寬工作時(shí)間計(jì)滿后，SWl輸出W5變?yōu)椤暗汀彪娖?，則觸發(fā)器DFF2的輸出Wl為“低”電平，使觸發(fā)器DFFl的輸出W2清零，該清零低電平將使整個(gè)數(shù)字控制器復(fù)位以等待下一個(gè)快速鎖定的配置周期，它包含以下復(fù)位過(guò)程:
[0043](I)多路器2恢復(fù)DO通路，開(kāi)關(guān)選擇SW2斷開(kāi)，此時(shí)PLL系統(tǒng)工作在窄帶寬模式。
[0044](2)可編程定時(shí)器復(fù)位。
[0045](3)觸發(fā)器DFF3的置位端SN有效，即W7=1，W4=0。W7=l將使選擇器I選擇Dl通路，即準(zhǔn)備寫入新的配置，而W4=0將使觸發(fā)器DFF2輸出Wl恢復(fù)為“高”電平，即觸發(fā)器DFFl保持可寫入狀態(tài)。
[0046]圖4所示為本發(fā)明所述的鎖相環(huán)動(dòng)態(tài)加速鎖定控制器的控制時(shí)序圖，該時(shí)序關(guān)系圖也可以進(jìn)一步驗(yàn)證上述工作過(guò)程。如圖4所示，從W5變?yōu)椤暗汀钡絎l變?yōu)椤案摺钡臅r(shí)間為數(shù)字控制模塊的自動(dòng)復(fù)位時(shí)間，也即動(dòng)態(tài)環(huán)路帶寬與CP電流的自動(dòng)切換時(shí)間。在本發(fā)明中該時(shí)間小于2納秒，因此相對(duì)鎖定時(shí)間(通常為微秒級(jí))來(lái)說(shuō)，自動(dòng)復(fù)位時(shí)間可以忽略，因此動(dòng)態(tài)環(huán)路帶寬及CP電流的切換對(duì)整個(gè)PLL環(huán)路的影響很小，這也是本發(fā)明加速鎖定控制電路所具備的自動(dòng)、快速?gòu)?fù)位優(yōu)點(diǎn)。
[0047]圖7所示為本發(fā)明中的可編程定時(shí)器的一個(gè)實(shí)施例示意圖。該定時(shí)器包含D觸發(fā)器 DFF4、DFF5、DFF6、DFF7、DFF8、DFF9,或與非邏輯門 0A21_1、0A21_2、0A21_3、0A21_4、0A21_5，反相器 INV2，與非門 NAND1、NAND2、NAND3、NAND4，或非門 N0R1、N0R2。其中反相器INV2的輸入連接SW4，輸出連接Y2，與非門NANDl的一個(gè)輸入端連接SW4，另一個(gè)輸入端連接參考輸入REFin，NANDl的輸出連接Yl。D觸發(fā)器DFF4的輸入D與輸出QN短接并連到QN4，DFF4的時(shí)鐘CK連接參考輸入REFin，DFF4的復(fù)位端RN連接復(fù)位信號(hào)reset。D觸發(fā)器DFF5的輸入D連接QN5，DFF5的時(shí)鐘CK連接或與非邏輯門0A21_1的輸出，DFF5的復(fù)位端RN連接復(fù)位信號(hào)reset，DFF5的輸出Q連接Q5。與非門NAND2的一個(gè)輸入連接Y2，另一個(gè)輸入連接Q5，輸出連接QN5。D觸發(fā)器DFF6的輸入D與輸出QN短接并連到QN6，DFF6的時(shí)鐘CK連接或與非邏輯門0A21_2的輸出，DFF6的復(fù)位端RN連接復(fù)位信號(hào)reset。D觸發(fā)器DFF7的輸入D與輸出QN短接并連到QN7，DFF7的時(shí)鐘CK連接或與非邏輯門0A21_3的輸出，DFF7的復(fù)位端RN連接復(fù)位信號(hào)reset，DFF7的輸出Q連接Q7。D觸發(fā)器DFF8的輸入D與輸出QN短接并連到QN8，DFF8的時(shí)鐘CK連接或與非邏輯門0A21_4的輸出，DFF8的復(fù)位端RN連接復(fù)位信號(hào)reset，DFF8的輸出Q連接Q8。D觸發(fā)器DFF9的輸入D與輸出QN短接并連到QN9，DFF9的時(shí)鐘CK連接或與非邏輯門0A21_5的輸出，DFF9的復(fù)位端RN連接復(fù)位信號(hào)reset?；蚺c非邏輯門0A21_1、0A21_2、0A21_3、0A21_4、0A21_5結(jié)構(gòu)相同均包含三個(gè)輸入，其中兩個(gè)輸入為或門的輸入，一個(gè)輸入為與非門的輸入。或與非邏輯門0A21_1、0A21_2、0A21_3、0A21_4、0A21_5中與非門的輸入均連接Y1，或門的一個(gè)輸入均連接SW4，或門的另一個(gè)輸入分別連接QN4、QN5、QN6、QN7、QN8。與非門NAND4的一個(gè)輸入連接QN4，第二個(gè)輸入連接N0R2的輸出，第三個(gè)輸入連接NORl的輸出，NAND4的輸出連接SW1?；蚍情TN0R2的一個(gè)輸入連接與非門NAND3的輸出，另一個(gè)輸入連接Q7。或非門NORl的一個(gè)輸入連接Q5，另一個(gè)輸入連接Q8。與非門NAND3的一個(gè)輸入連接QN6，另一個(gè)輸入連接QN9。
[0048]圖7所示定時(shí)器中D觸發(fā)器起分頻作用，每級(jí)分頻輸出分別接入組合邏輯，最后輸出SWl。REFin為參考時(shí)鐘或參考時(shí)鐘的分頻輸出，SW4為選擇器I (見(jiàn)圖2，圖7未示)的控制端，當(dāng)SW4=0時(shí)，定時(shí)器正常工作，當(dāng)SW4=1時(shí)，定時(shí)器重新配置新數(shù)。Reset為復(fù)位信號(hào)，來(lái)自于數(shù)字自動(dòng)控制產(chǎn)生的W2信號(hào)線。當(dāng)定時(shí)器計(jì)滿預(yù)先設(shè)定的數(shù)值后，輸出SWl變?yōu)椤暗汀?，加速鎖定控制器復(fù)位并等待下一個(gè)配置周期。在選擇器I的配合下，通過(guò)串口電路寫入<A:0>的值，可控制定時(shí)器的長(zhǎng)度。如A=3時(shí)，將配置6組D觸發(fā)器的高4位，當(dāng)這4位控制字從0000,0001，…1110，1111變化時(shí)，定時(shí)器的長(zhǎng)度分別為參考時(shí)鐘REFin的3，7，…，59，63倍時(shí)長(zhǎng)，間隔的步長(zhǎng)可根據(jù)鎖定需要進(jìn)行設(shè)計(jì)。該定時(shí)器采用不連續(xù)的計(jì)數(shù)間隔，以較少的控制位達(dá)到所需的計(jì)數(shù)長(zhǎng)度， 具有所需元件少、配置靈活的優(yōu)點(diǎn)。
[0049]應(yīng)當(dāng)指出的是，以上所述僅是本發(fā)明的優(yōu)選實(shí)施例，對(duì)于本【技術(shù)領(lǐng)域】的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明技術(shù)原理的前提下，還可以做出若干改進(jìn)和衍生，這些改進(jìn)和衍生均應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種基于全數(shù)字動(dòng)態(tài)加速鎖定技術(shù)的PLL頻率綜合器，其特征在于，該頻率綜合器包括鑒頻鑒相器(10)、電流編碼控制(11)、電荷泵(12)、環(huán)路濾波器(13)、壓控振蕩器(14)、分頻器(15)、可編程定時(shí)模塊(16)、數(shù)字自動(dòng)控制(17)、環(huán)路參數(shù)控制(18)和可配置寄存器(19);鑒頻鑒相器(10)對(duì)輸入?yún)⒖夹盘?hào)Fref和反饋信號(hào)Fdiv進(jìn)行頻率和相位的比較，然后輸出Up、Down兩路信號(hào)給電流編碼控制(11);可配置寄存器(19)由外部三線串口或SPI串口進(jìn)行數(shù)據(jù)配置，產(chǎn)生串行時(shí)鐘Sclk、單位寬數(shù)據(jù)Sdata、第一多位寬數(shù)據(jù)<A:0>、第二多位寬 數(shù)據(jù)〈B:0>和第三多位寬數(shù)據(jù)〈C:0> ;其中串行時(shí)鐘Sclk和單位寬數(shù)據(jù)Sdata輸入到數(shù)字自動(dòng)控制(17)，第一多位寬數(shù)據(jù)〈A: 0>輸入到可編程定時(shí)模塊(16)，第二多位寬數(shù)據(jù)〈B: 0>和第三多位寬數(shù)據(jù)〈C: 0>輸入到電流編碼控制(11);數(shù)字自動(dòng)控制(17 )收到可配置寄存器(19)發(fā)出的串行時(shí)鐘Sclk及單位寬數(shù)據(jù)Sdata后產(chǎn)生復(fù)位控制字W2和選擇控制字W7，其中復(fù)位控制字W2分別送至電流編碼控制(11)和環(huán)路參數(shù)控制(18)，而復(fù)位控制字W2和選擇控制字W7同時(shí)送至可編程定時(shí)模塊(16);可編程定時(shí)模塊(16)根據(jù)可配置寄存器(19)設(shè)置的計(jì)數(shù)值<A:0>進(jìn)行計(jì)數(shù)，并輸出溢出控制字W5給數(shù)字自動(dòng)控制(17)；數(shù)字自動(dòng)控制(17)根據(jù)W5的值改變復(fù)位控制字W2的狀態(tài)，并傳送至電流編碼控制(11)及環(huán)路參數(shù)控制(18);電流編碼控制(11)接收鑒頻鑒相器(10)送來(lái)的Up和Down兩路信號(hào)，產(chǎn)生不同檔位的可編程電流控制字，并對(duì)電流控制字進(jìn)行二進(jìn)制編碼，然后將二進(jìn)制控制字Up_b&Dn_b送至電荷泵(12);其中電流控制字的編程由可配置寄存器(19)送來(lái)的第二多位寬數(shù)據(jù)<B:0>或第三多位寬數(shù)據(jù)<C:0>值確定，而電流控制字的不同檔位是根據(jù)數(shù)字自動(dòng)控制(17)送來(lái)的復(fù)位控制字W2的狀態(tài)確定選擇第二多位寬數(shù)據(jù)〈B:0>還是第三多位寬數(shù)據(jù)〈C: 0> ;電荷泵(12)根據(jù)電流編碼控制(11)送來(lái)的二進(jìn)制控制字Up_b&Dn_b，選擇不同的充、放電電流值Cpout傳送給環(huán)路濾波器(13 )，環(huán)路濾波器(13 )根據(jù)電荷泵(12 )輸出的充、放電電流值Cpout，進(jìn)行低通濾波后產(chǎn)生直流電壓送至壓控振蕩器(14)，并按照環(huán)路參數(shù)控制(18)輸出信號(hào)W6的狀態(tài)選擇相應(yīng)的電阻值，保證PLL綜合器的穩(wěn)定工作，壓控振蕩器(14)根據(jù)環(huán)路濾波器(13)送來(lái)的直流電壓產(chǎn)生相應(yīng)輸出頻率到分頻器(15);分頻器(15)對(duì)壓控振蕩器的輸出頻率進(jìn)行分頻，反饋到鑒頻鑒相器(10)的輸入端Fdiv，形成一個(gè)環(huán)路。
2.根據(jù)權(quán)利要求1所述的一種基于全數(shù)字動(dòng)態(tài)加速鎖定技術(shù)的PLL頻率綜合器，其特征在于所述數(shù)字自動(dòng)控制(17)包括第一 D觸發(fā)器DFFl，第二 D觸發(fā)器DFF2，第三D觸發(fā)器DFF3,反相器INV及緩沖器Bufferl ;所述DFF3的輸入端D接地，DFF3的時(shí)鐘CK連接參考輸入REFin，DFF3的置位端SN連接DFFl的輸出端Q，DFF3的輸出Q連接W7，DFF3的輸出端QN接DFF2的置位端SN ;所述DFF2的輸入端D接地，DFF2的時(shí)鐘CK接反相器INV的輸出，INV的輸入接W5，DFF2的輸出端Q接緩沖器bufferl的輸入；所述DFFl的輸入端D和時(shí)鐘輸入端CK分別連接可配置寄存器的數(shù)據(jù)Sdata和時(shí)鐘Sclk，DFFl的清零端RN接bufferl的輸出，DFFl的輸出端Q連接W2。
3.根據(jù)權(quán)利要求1所述的一種基于全數(shù)字動(dòng)態(tài)加速鎖定技術(shù)的PLL頻率綜合器，其特征在于所述可編程定時(shí)模塊(16)包括選擇器I和可編程定時(shí)器；其中選擇器I的一個(gè)輸入端DO為計(jì)數(shù)模式，另一個(gè)輸入端Dl連接可配置寄存器(19)送來(lái)的第一多位寬數(shù)據(jù)<A:0>，選擇器I的控制端口 SW4連接W7，選擇器I的輸出端Y連接到可編程定時(shí)器的Mode端口，當(dāng)SW4為“O”時(shí)，可編程定時(shí)器開(kāi)始計(jì)數(shù)工作，當(dāng)SW4為“I”時(shí)，可編程定時(shí)器進(jìn)行新的配置；可編程定時(shí)器的輸入端in連接參考輸入REFin，可編程定時(shí)器的輸入端reset連接W2，可編程定時(shí)器的輸出端SWl連接W5。
4.根據(jù)權(quán)利要求1所述的一種基于全數(shù)字動(dòng)態(tài)加速鎖定技術(shù)的PLL頻率綜合器，其特征在于所述電流編碼控制(11)包括CP電流配置寄存器1、CP電流配置寄存器2和選擇器2 ;其中CP電流配置寄存器I的輸入接可配置寄存器(19)送來(lái)的第二多位寬數(shù)據(jù)<B:0>，輸出接選擇器2的DO ；CP電流配置寄存器2的輸入接可配置寄存器(19)送來(lái)的第三多位寬數(shù)據(jù)〈C:0>，輸出接選擇器2的Dl ;選擇器2的輸入SW3連接W2，選擇器2的輸出Y輸出二進(jìn)制控制字Up_b&Dn_b。
5.根據(jù)權(quán)利要求1所述的一種基于全數(shù)字動(dòng)態(tài)加速鎖定技術(shù)的PLL頻率綜合器，其特征在于所述環(huán)路參數(shù)控 制(18)包括NMOS管匪1、開(kāi)關(guān)SW2及緩沖器Buffer2 ;其中所述SW2由NMOS管NM2構(gòu)成，NM2的柵極接W2，NM2的源極接地，NM2的漏極接W6 ;所述Buffer2的輸入連接W2，Buffer2的輸出連接匪I的柵極；所述匪I的源極和漏極短接后接到W6。
6.根據(jù)權(quán)利要求1所述的一種基于全數(shù)字動(dòng)態(tài)加速鎖定技術(shù)的PLL頻率綜合器，其特征在于所述環(huán)路濾波器(13)包括電阻1?1、1?2、1?3，電容(:1、02、03 ;其中Cpout —路接Cl的一端，另一路接C2的一端，還有一路接Rl的一端；C1的另一端接地；C2的另一端接R2的一端；R2的另一端一路接W6，另一路接電阻R3的一端；R3的另一端接地；電阻Rl的另一端接C3的一端，C3的另一端接地。
7.根據(jù)權(quán)利要求1所述的一種基于全數(shù)字動(dòng)態(tài)加速鎖定技術(shù)的PLL頻率綜合器，其特征在于所述環(huán)路濾波器(13)包括電阻Rl、R2、R3，電容C1、C2、C3 ;其中Cpout —路接Cl的一端，另一路接C2的一端，還有一路接Rl的一端；C1的另一端接地；C2的另一端一路接R2的一端，另一路接電阻R3的一端；R2的另一端接W6 ；R3的另一端接地；電阻Rl的另一端接C3的一端，C3的另一端接地。
8.根據(jù)權(quán)利要求1所述的一種基于全數(shù)字動(dòng)態(tài)加速鎖定技術(shù)的PLL頻率綜合器，其特征在于所述電荷泵(12)中的可配置電流設(shè)計(jì)為Icp，2*lcp，4*lcp，…，不同檔位，這樣在η位二進(jìn)制信號(hào)的控制下，電荷泵輸出電流可為Icp, 2*Icp, 3*Icp,..., (2n_l)*Icp不同的值。
【文檔編號(hào)】H03L7/18GK103746692SQ201310721724
【公開(kāi)日】2014年4月23日 申請(qǐng)日期:2013年12月24日 優(yōu)先權(quán)日:2013年12月24日
【發(fā)明者】文武, 魏慧婷, 文治平, 李衛(wèi)民, 畢波, 侯訓(xùn)平, 段沖, 焦洋 申請(qǐng)人:北京時(shí)代民芯科技有限公司, 北京微電子技術(shù)研究所