輸入緩沖器的制造方法
【專利摘要】一種輸入緩沖器，用以通過輸入端接收輸入信號且在輸出端產(chǎn)生輸出信號。此輸入緩沖器包括輸入電路以及電平移位電路。輸入電路耦接輸入端。輸入電路接收輸入信號以及根據(jù)輸入信號來產(chǎn)生緩沖信號。電平移位電路耦接輸入電路以及輸出端。電平移位電路接收第一供應(yīng)電壓以及緩沖信號，且根據(jù)緩沖信號以及第一供應(yīng)電壓在輸出端上產(chǎn)生輸出信號。輸入信號的第一高電平高于第一供電電壓的電壓電平。當輸入信號處于第一高電平時，輸入電路產(chǎn)生其電壓電平介于輸入信號的第一高電平與第一供電電壓的電壓電平之間的緩沖信號。
【專利說明】輸入緩沖器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種輸入緩沖器，特別是涉及一種低功率消耗的輸入緩沖器。
【背景技術(shù)】
[0002]在現(xiàn)今高階的互補式金屬氧化物半導(dǎo)體(CompIementary Metal-Oxide-Semiconductor, CMOS)工藝(例如28nm工藝)中，與先前的工藝(例如40nm工 藝)比較起來，MOS晶體管的柵極氧化層崩潰電壓(break-down voltage)較低。對于以高 階工藝來制造的元件而言，MOS晶體管的柵極與源極/漏極之間的電壓差(Vgs或Vgd)需 要維持低于1.8伏(V)。高電壓元件無法以高階工藝來制造。舉例來說，3.3V元件無法以 28nm工藝來制造。此外,在高階的集成電路(integrated circuit, IC)中，期望使用較低 的供應(yīng)電壓，例如IV，以節(jié)省功率。然而，一些周邊元件或其他集成電路可能仍操作在高電 壓下，例如3.3V或2.5V。由周邊元件或其他集成電路所產(chǎn)生的信號可能具有高電壓電平。 當設(shè)計來以低供應(yīng)電壓來工作的MOS晶體管接收到這些電壓時，MOS則無法適當?shù)牟僮?，?這些MOS晶體管可能會被高電壓電平所損壞。因此，期望提供一種電路來做為輸入緩沖器， 用以在集成電路的內(nèi)部電路接收這些電壓之前將高電壓為電平轉(zhuǎn)換為低電壓電平。然而， 現(xiàn)有的輸入緩沖電路卻具有導(dǎo)致漏電流的路徑，這增加了功率消耗，且對于便攜式裝置而 言是格外關(guān)鍵的。

【發(fā)明內(nèi)容】

[0003]因此，期望提供一種輸入緩沖器，當具有高電平的外部信號輸入時，能避免漏電流 的發(fā)生。
[0004]本發(fā)明提供一種輸入緩沖器，用以通過輸入端接收輸入信號且在輸出端產(chǎn)生輸出 信號。此輸入緩沖器包括輸入電路以及電平移位電路。輸入電路耦接輸入端。輸入電路接 收輸入信號以及根據(jù)輸入信號來產(chǎn)生緩沖信號。電平移位電路耦接輸入電路以及輸出端。 電平移位電路接收第一供應(yīng)電壓以及緩沖信號，且根據(jù)緩沖信號以及第一供應(yīng)電壓在輸出 端上產(chǎn)生輸出信號。輸入信號的第一高電平高于第一供電電壓的電壓電平。當輸入信號處 于第一高電平時，輸入電路產(chǎn)生其電壓電平介于輸入信號的第一高電平與第一供電電壓的 電壓電平之間的緩沖信號。
[0005]本發(fā)明還提供一種輸入緩沖器，用以通過輸入端接收輸入信號且在輸出端產(chǎn)生輸 出信號。此輸入緩沖器包括第一晶體管以及電平移位電路。第一晶體管具有接收輸入信號 的控制電極、接收第一供電電壓的輸入電極、以及輸出緩沖信號的輸出電極。電平移位電路 耦接第一晶體管的輸出電極以及輸出端。電平移位電路接收第二供應(yīng)電壓以及緩沖信號， 且根據(jù)緩沖信號以及第二供應(yīng)電壓在輸出端上產(chǎn)生輸出信號。輸入信號的第一高電平高于 第一供電電壓的電壓電平以及第二供電電壓的電壓電平。第一供電電壓的電壓電平介于輸 入信號的第一高電平與第二供電電壓的電壓電平之間。【專利附圖】

【附圖說明】
[0006]圖1表不根據(jù)本發(fā)明一實施例的輸入緩沖器。
[0007]圖2表示根據(jù)本發(fā)明另一實施例的輸入緩沖器。
[0008]圖3表示主要信號的波形。
[0009]附圖符號說明
[0010]I~輸入緩沖器；
[0011]10~輸入電路；
[0012]11~電平移位電路；
[0013]ClO~電容器；
[0014]GND~參考電壓；
[0015]Ml…M3~晶體管；
[0016]NlO ~節(jié)點；
[0017]OVDD~供應(yīng)電壓；
[0018]SlO~緩沖信號；
[0019]SIN~輸入信號；
[0020]SOUT~輸出信號；
[0021]TIN~輸入端；
[0022]TOUT~輸出端；
[0023]VDD~供應(yīng)電壓。
【具體實施方式】
[0024]為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并結(jié)合附圖詳細說明如下。
[0025]圖1是表示根據(jù)本發(fā)明實施例的輸入緩沖器。參閱圖1，輸入緩沖器I具有輸入端TIN以及輸出端TOUT。輸入緩沖器I可通過輸入端TIN接收輸入信號SIN，且根據(jù)輸入信號SIN在輸出端TOUT上產(chǎn)生輸出信號S0UT。輸出信號SOUT可由具有低操作電壓的一集成電路的內(nèi)部電路所接收。在一實施例中，輸入緩沖器I可合并在集成電路內(nèi)。輸入信號SIN可處于高電平以及低電平，例如3.3V的高電平以及OV的低電平。在此實施例中，輸入信號SIN可由集成電路的外部電路所產(chǎn)生，且此外部電路可以相異于輸入緩沖器I的工藝來制造。輸入緩沖器I包括輸入電路10以及電平移位電路11。輸入電路10耦接輸入端TIN以接收輸入信號SIN。輸入電路10阻擋漏電流，且在節(jié)點NlO上產(chǎn)生緩沖信號SlO。 電平移位電路11還接收供應(yīng)電壓VDD，換句話說，電平移位電路11是由供應(yīng)電壓VDD來供電。在此實施例中，輸入信號SIN的高電平高于供應(yīng)電壓VDD的電壓電平。舉例來說，供應(yīng)電壓VDD的電壓電平為IV，低于輸入信號SIN的3.3V高電平。電平移位電路11耦接節(jié)點 NlO以接收緩沖信號SlO。電平移位電路11對緩沖信號SlO執(zhí)行電平移位操作，以偏移或改變緩沖信號SlO的電平，且根據(jù)此電平移位操作 以及供應(yīng)電壓VDD而在輸出端TOUT上產(chǎn)生輸出信號SOUT給集成電路的內(nèi)部電路。在此實施例中，這些內(nèi)部電路的供應(yīng)電壓可與供應(yīng)電壓VDD相同，因此，所接收到的輸出信號SOUT適合內(nèi)部電路的操作。
[0026]在此實施例中，當輸入信號SIN由例如OV的低電平切換為例如3.3V的高電平時，在節(jié)點NlO上的緩沖信號SlO的電平通過耦接在輸入端TIN與節(jié)點NlO之間的電容器的耦 合效應(yīng)而被拉高。電平移位電路11接著根據(jù)具有拉高電平的緩沖信號SlO來產(chǎn)生具有低 電平的輸出信號SOUT，即輸出信號SOUT與緩沖信號SlO互為反向。此外，當輸入信號SIN 處于高電平3.3V時，輸入電壓10可產(chǎn)生其電壓電平在輸入信號SIN的高電平3.3V與供應(yīng) 電壓VDD的電壓電平(IV)之間的緩沖信號S10，且不論緩沖信號SlO的實際電壓電平為何， 電平移位電路11輸出具有低電平的輸出信號S0UT。在一實施例中，當輸入信號SIN處于高 電平3.3V時，輸入電路10產(chǎn)生其電壓電平等于在輸入信號SIN的高電平3.3V與供應(yīng)電壓 VDD的電壓電平IV之間的電平1.8V的緩沖信號SlO。
[0027]當輸入信號SIN由高電平3.3V切換為低電平OV時，在節(jié)點NlO上的緩沖信號SlO 的電平通過耦接在輸入端TIN與節(jié)點NlO之間的電容器的耦合效應(yīng)而被至低電平。電平移 位電路11接著根據(jù)供應(yīng)電壓VDD以及具有拉低電平的緩沖信號SlO來產(chǎn)生具有高電平的 輸出信號S0UT。之后，緩沖信號SlO維持在低電平且電平移位電路10輸出具有高電平的輸 出信號S0UT，直到輸入信號SIN再次由低電平OV切換為高電平3.3。緩沖信號SlO為低電 平時的實際電壓電平可根據(jù)上述電容器的電容值以及輸入信號SIN與緩沖信號SlO的高電 平來決定。
[0028]在一實施例中，上述耦接在輸入端TIN與節(jié)點NlO之間的電容器可以是形成在輸 入電路10的寄生電容。在另一實施例中，上述耦接在輸入端TIN與節(jié)點NlO之間的電容器 可以是一個實體電容元件。
[0029]根據(jù)圖1的實施例，輸入緩沖器I具有高電壓容忍度。當輸入信號SIN具有高電 平3.3V時，輸入緩沖器I可將輸入信號SIN轉(zhuǎn)換為具有其高電平為IV的輸出信號SOUT給 以高階CMOS工藝(例如28nm工藝)來制造的后端元件或集成電路。此外，由于耦接在輸入 端TIN與輸入電路10的內(nèi)節(jié)點NlO之間的電容器的配置，在供應(yīng)電壓VDD與輸入端TIN之 間則沒有直接連通的漏電流路徑。
[0030]圖2是表不輸入電路10以及電平移位電路11的詳細架構(gòu)。圖3是表不輸入/[目號 SIN、緩沖信號S10、以及輸出信號SOUT的波形。參閱圖2，輸入電路10包括金屬氧化物半 導(dǎo)體(Metal-Oxide-Semiconductor, M0S)晶體管Ml。電平移位電路11包括由MOS晶體管 M2與M3所組成的反向器。MOS晶體管M1-M3中的每一個具有控制電極、輸入電極、以及輸 出電極。在此實施例中，MOS晶體管Ml與M3是以NMOS晶體管來實現(xiàn)，且一個MNOS晶體管 的柵極、漏極、以及源極分別作為MOS晶體管Ml與M3每一個的控制電極、輸入電極、以及輸 出電極。此外，在此實施例中，MOS晶體管M2是以PMOS晶體管來實現(xiàn)，且一個PNOS晶體管 的柵極、源極、以及漏極分別作為MOS晶體管M2的控制電極、輸入電極、以及輸出電極。
[0031]NMOS晶體管Ml的柵極耦接輸入端TIN，其漏極耦接用來對輸入電路10進行供電 的供應(yīng)電壓0VDD，且其源極耦接節(jié)點N10。PMOS晶體管M2的柵極耦接節(jié)點N10，其源極耦 接供電電壓VDD，且其漏極耦接輸出端TOUT。PMOS晶體管M3的柵極耦接節(jié)點N10，其漏極 耦接輸出端T0UT，且其源極耦接參考電壓GND。在此實施例中，參考電壓GND提供具有電平 OV的等效電壓電平。參閱圖2，輸入電路10還包括電容器C10。電容器ClO作為前述耦接 于輸入端TIN與節(jié)點NlO之間的電容器。在一實施例中，電容器ClO可以是NMOS晶體管Ml 的柵-源極寄生電容(Cgs)。在另一實施例中，電容器ClO可以是一實體電容器兀件。
[0032]參閱圖2與圖3，當輸入信號SIN由低電平OV切換為高電平3.3V時，NMOS晶體管Ml導(dǎo)通，且緩沖信號SlO通過導(dǎo)通的NMOS晶體管Ml而維持在由供應(yīng)電壓OVDD所決定的 電平上，此外，在節(jié)點NlO上的緩沖信號SlO的電平通過電容器ClO耦合效應(yīng)而被拉高以導(dǎo) 通NMOS晶體管M3并關(guān)閉PMOS晶體管M2。如此一來，通過導(dǎo)通的NMOS晶體管M3，輸出信 號SOUT根據(jù)參考電壓GND而處于低電平0V。在此實施例中，供應(yīng)電壓OVDD的電壓電平介 于輸入信號SIN的高電平(例如3.3V)與供應(yīng)電壓VDD的電壓電平(例如IV)之間，例如電 平1.8V，因此，在此時，緩沖信號SlO處于電平1.8V。根據(jù)具有電平1.8V的緩沖信號S10， PMOS晶體管M2維持關(guān)閉，且NMOS晶體管M3維持導(dǎo)通。因此，輸出信號SOUT可維持在低電 平0V。
[0033]當輸入信號SIN由高電平3.3V切換為低電平OV時，雖然NMOS晶體管Ml關(guān)閉，但 在節(jié)點NlO上的緩沖信號SlO的電平通過電容器ClO的耦合效應(yīng)而被拉至低電平，以導(dǎo)通 PMOS晶體管M2并關(guān)閉NMOS晶體管M3。如此一來，通過導(dǎo)通的PMOS晶體管M2，輸出信號 SOUT根據(jù)供應(yīng)電壓VDD而處于高電平IV。之后，緩沖信號SlO維持在低電平，直到輸入信 號SIN再次由低電平OV切換為高電平3.3V。在此實施例中，當輸入信號SIN由高電平3.3V 切換為低電平OV時，緩沖信號SlO被拉至約為-0.2V的電平，且接著維持在低電平-0.2V 直到輸入信號SIN再次由低電平OV切換為高電平3.3V。緩沖信號SlO的低電平的實際電 壓電平可藉由設(shè)計電容器ClO的電容值以及供應(yīng)電壓OVDD來調(diào)整。供應(yīng)電壓OVDD可設(shè)計 為介于輸入信號SIN的高電平與供應(yīng)電壓VDD之間的任何值。
[0034]根據(jù)上述圖2的實施例，由于在輸入電路10中電容器ClO阻止了在供電電壓VDD 與輸入端TIN之間的直接連接，因此在供電電壓VDD與輸入端TIN之間不具有漏電流路徑， 這可減少功率消耗。
[0035]此外，在一實施例中，晶體管M1-M3可以高階CMOS工藝(例如28nm工藝)來制造。當 輸入信號SIN處于高電平3.3V且在節(jié)點NlO上的緩沖信號SlO具有例如1.8V的電平時，介 于NMOS晶體管Ml的柵極與漏極之間的電壓差(柵-漏極電壓，Vgd)等于1.5V(3.3V-1.8V), 其不大于由28nm工藝所規(guī)范的預(yù)設(shè)柵極氧化崩潰電壓1.8V，使得NMOS晶體管Ml不會受到 具有高電平3.3V的輸入電壓SIN所損壞。此外，根據(jù)上述，當輸入信號SIN處于高電平3.3V 時，緩沖信號SlO處于1.8V的電平。因此，當輸入信號SIN處于高電平3.3V時，在PMOS晶 體管M2的柵極與漏極間的的電壓差(柵-漏極電壓，Vgd)等于0.8V (1.8V-1V)，且在NMOS 晶體管M3的柵極與漏極間的的電壓差(柵-漏極電壓，Vgd)等于1.8V (1.8V-0V)。晶體管 M2與M3的柵-漏極電壓都大于由28nm工藝所規(guī)范的預(yù)設(shè)柵極氧化崩潰電壓1.8V，使得晶 體管M2與M3不會受到具有高電平3.3V的輸入電壓SIN所損壞。如此一來，本發(fā)明所提供 的輸入緩沖器I對于輸入信號SIN具有高電壓容忍度。
[0036]綜上所述，本發(fā)明揭示了一種輸入緩沖器，其防止在高階工藝中的漏電流以及柵 極氧化層崩潰。藉由避開在供電電壓與輸入端之間的直接連通的漏電流路徑，可消除漏電 流且可減少功率消耗。此外，藉由設(shè)計供電電壓，在元件中的電壓差可小心地受到控制，且 可防止柵極氧化層崩潰。
[0037]本發(fā)明雖以較佳實施例揭示如上，然其并非用以限定本發(fā)明的范圍，本領(lǐng)域的技 術(shù)人員，在不脫離本發(fā)明的精神和范圍的前提下，可做些許的更動與潤飾，因此本發(fā)明的保 護范圍是以本發(fā)明的權(quán)利要求為準。
【權(quán)利要求】
1.一種輸入緩沖器，用以通過一輸入端接收一輸入信號且在一輸出端產(chǎn)生一輸出信號，包括:一輸入電路，耦接該輸入端，接收該輸入信號以及根據(jù)該輸入信號來產(chǎn)生一緩沖信號；以及一電平移位電路，耦接該輸入電路以及該輸出端，接收一第一供應(yīng)電壓以及該緩沖信號，且根據(jù)該緩沖信號以及該第一供應(yīng)電壓在該輸出端上產(chǎn)生該輸出信號；其中，該輸入信號的一第一高電平高于該第一供電電壓的電壓電平；以及其中，當該輸入信號處于該第一高電平時，該輸入電路產(chǎn)生其電壓電平介于該輸入信號的該第一高電平與該第一供電電壓的電壓電平之間的該緩沖信號。
2.如權(quán)利要求1所述的輸入緩沖器，其中，該輸入電路包括:一晶體管，具有接收該輸入信號的控制電極、接收一第二供電電壓的輸入電極、以及耦接該電平移位電路的輸出電極；其中，該第二供電電壓的電壓電平介于該輸入信號的該第一高電平與該第一供電電壓的電壓電平之間。
3.如權(quán)利要求2所述的輸入緩沖器，其中，當該輸入信號處于該第一高電平時，該輸入電路產(chǎn)生其電壓電平為該第二供電電壓的電壓電平的該緩沖信號。
4.如權(quán)利要求1所述的輸入緩沖器，其中，該電平移位電路包括:一反向器，當該輸入信號處于一第一低電平時產(chǎn)生具有一第二高電平的該輸出信號， 且當該輸入信號處于該第一高電平時產(chǎn)生具有一第二低電平的該輸出信號；其中，該輸出信號的該第二高電平低于該輸入信號的該第一高電平。
5.如權(quán)利要求1所述的輸入緩沖器，其中，該電平移位電路包括:一第一晶體管，具有耦接該輸入電路的控制電極、接收該第一供電電壓的輸入電極、以及耦接該輸出端的輸出電極；以及一第二晶體管，具有耦接該輸入電路的控制電極、耦接該輸出端的輸入電極、以及耦接一參考電壓的輸出電極。
6.如權(quán)利要求1所述的輸入緩沖器，其中，該輸入電路包括:一電容器，稱接于該輸入端與該電平移位電路之間；其中，當該輸入信號由該第一高電平切換為一第一低電平時，該緩沖信號的電壓電平通過該電容器而拉低。
7.如權(quán)利要求6所述的輸入緩沖器，其中，該電容器為該輸入電路的一寄生電容。
8.如權(quán)利要求6所述的輸入緩沖器，其中，該電容器為一實體電容器元件。
9.一種輸入緩沖器，用以通過一輸入端接收一輸入信號且在一輸出端產(chǎn)生一輸出信號，包括:一第一晶體管，具有接收該輸入信號的控制電極、接收一第一供電電壓的輸入電極、以及輸出一緩沖信號的輸出電極；一電平移位電路，I禹接該第一晶體管的輸出電極以及該輸出端，接收一第二供應(yīng)電壓以及該緩沖信號，且根據(jù)該緩沖信號以及該第二供應(yīng)電壓在該輸出端上產(chǎn)生該輸出信號； 其中，該輸入信號的一第一高電平高于該第一供電電壓的電壓電平以及該第二供電電壓的電壓電平，且該第一供電電壓的電壓電平介于該輸入信號的該第一高電平與該第二供電電壓的電壓電平之間。
10.如權(quán)利要求9所述的輸入緩沖器，其中，該電平移位電路包括:一反向器，當該輸入信號處于一第一低電平時產(chǎn)生具有一第二高電平的該輸出信號， 且當該輸入信號處于該第一高電平時產(chǎn)生具有一第二低電平的該輸出信號；其中，該輸出信號的該第二高電平低于該輸入信號的該第一高電平。
11.如權(quán)利要求9所述的輸入緩沖器，其中，該電平移位電路包括:一第二晶體管，具有耦接該第一晶體管的輸出電極的控制電極、接收該第二供電電壓的輸入電極、以及耦接該輸出端的輸出電極；以及一第三晶體管，具有耦接該第一晶體管的輸出電極的控制電極、耦接該輸出端的輸入電極、以及耦接一參考電壓的輸出電極。
12.如權(quán)利要求11所述的輸入緩沖器，其中，該第二晶體管為P型晶體管，且該第三晶體管為N型晶體管。
13.如權(quán)利要求9所述的輸入緩沖器，還包括:一電容器，稱接于該輸入端與該電平移位電路之間；其中，當該輸入信號由該第一高電平切換為一第一低電平時，該緩沖信號的電壓電平通過該電容器而拉低。
14.如權(quán)利要求13所述的輸入緩沖器，其中，該電容器為該輸入電路的一寄生電容。
15.如權(quán)利要求13所述的輸入緩沖器，其中，該電容器為一實體電容器元件。
16.如權(quán)利要求9所述的`輸入緩沖器，其中，該第一晶體管為N型晶體管。
【文檔編號】H03K19/0175GK103560779SQ201310151517
【公開日】2014年2月5日 申請日期:2013年4月27日 優(yōu)先權(quán)日:2013年1月30日
【發(fā)明者】李永勝 申請人:威盛電子股份有限公司