一種16位流水線型模數(shù)轉(zhuǎn)換器的制造方法
【專利摘要】本發(fā)明提供一種16位流水線型模數(shù)轉(zhuǎn)換器，包括：順序連接的前置采樣保持電路、第一級(jí)、第二級(jí)、第三級(jí)、第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器和第五級(jí)快閃模數(shù)轉(zhuǎn)換器，以及分別與所述第一級(jí)、第二級(jí)、第三級(jí)、第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器和所述第五級(jí)快閃模數(shù)轉(zhuǎn)換器連接的數(shù)字校正電路。模數(shù)轉(zhuǎn)換器中采用數(shù)字校正技術(shù)使得模數(shù)轉(zhuǎn)換器可以容忍比較器具有一定的失調(diào)而不影響模數(shù)轉(zhuǎn)換器的性能。另外，通過前臺(tái)模擬校準(zhǔn)消除由于電容失配所引起的MDAC中的子DAC誤差和級(jí)間增益誤差。本發(fā)明的方案可以有效的縮短校準(zhǔn)的時(shí)間。
【專利說明】一種16位流水線型模數(shù)轉(zhuǎn)換器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及混合信號(hào)集成電路【技術(shù)領(lǐng)域】，特別是指一種16位125MSPS CMOS流水線型模數(shù)轉(zhuǎn)換器。
【背景技術(shù)】
[0002]隨著現(xiàn)代通訊技術(shù)和數(shù)字信號(hào)處理技術(shù)的發(fā)展，整個(gè)通信系統(tǒng)對(duì)模擬信號(hào)與數(shù)字信號(hào)的接口電路在速度和精度上有著更高的要求，因此需要設(shè)計(jì)高速高精度的模數(shù)轉(zhuǎn)化器。
[0003]在現(xiàn)有的結(jié)構(gòu)中精度高于10位以上的流水線型模數(shù)轉(zhuǎn)化器中很難實(shí)現(xiàn)，這是由于受芯片上電容的匹配性限制和比較器的閾值失調(diào)限制。模數(shù)轉(zhuǎn)化器需要相應(yīng)的校準(zhǔn)技術(shù)和校正技術(shù)。
[0004]在實(shí)現(xiàn)本發(fā)明的過程中，發(fā)現(xiàn)現(xiàn)有技術(shù)中存在如下問題:大部分?jǐn)?shù)字校準(zhǔn)技術(shù)需要很長(zhǎng)的校準(zhǔn)時(shí)間來實(shí)現(xiàn)。
【發(fā)明內(nèi)容】
[0005]本發(fā)明要解決的技術(shù)問題是提供一種16位125MSPS CMOS流水線型模數(shù)轉(zhuǎn)換器，有效的縮短校準(zhǔn)的時(shí)間。
[0006]為解決上述技術(shù)問題，本發(fā)明的實(shí)施例提供一種16位流水線型模數(shù)轉(zhuǎn)換器，包括:
[0007]順序連接的前置采樣保持電路、第一級(jí)、第二級(jí)、第三級(jí)、第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器和第五級(jí)快閃模數(shù)轉(zhuǎn)換器，以及分別與所述第一級(jí)、第二級(jí)、第三級(jí)、第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器和所述第五級(jí)快閃模數(shù)轉(zhuǎn)換器連接的數(shù)字校正電路；其中，
[0008]所述采樣保持電路對(duì)輸入信號(hào)進(jìn)行采樣，并將所述輸入信號(hào)輸出至第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器；
[0009]第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器對(duì)所述采樣保持電路的輸出進(jìn)行采樣，并將量化剩余差值放大輸出，同時(shí)完成對(duì)本級(jí)輸出可控比較器的輸出值的編碼；
[0010]第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器對(duì)第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的輸出進(jìn)行采樣，并將量化剩余差值放大輸出，同時(shí)完成對(duì)本級(jí)輸出可控比較器的輸出值的編碼；
[0011]第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器對(duì)第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的輸出進(jìn)行采樣，同時(shí)完成對(duì)本級(jí)輸出可控比較器的輸出值的編碼；
[0012]第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器對(duì)第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的輸出進(jìn)行采樣，同時(shí)完成對(duì)本級(jí)輸出可控比較器的輸出值的編碼；
[0013]第五級(jí)快閃模數(shù)轉(zhuǎn)換器對(duì)第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的輸出進(jìn)行采樣，同時(shí)完成對(duì)本級(jí)輸出可控比較器的輸出值的編碼；
[0014]第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器和所述第五級(jí)快閃模數(shù)轉(zhuǎn)換器與第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的時(shí)序相同；[0015]第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器與第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的時(shí)序相同。
[0016]其中，所述前置采樣保持電路包括:第一運(yùn)算放大器(Ashl)，第一、第二、第三和第四自舉開關(guān)，傳輸門以及電容；
[0017]所述第一運(yùn)算放大器的正負(fù)輸入端由一 NMOS晶體管(M7)短接在一起，并通過一NMOS晶體管(M5)和一 NMOS晶體管(M6)將一輸入電壓(Vin_com)加入到所述第一運(yùn)算放大器的正負(fù)輸入端；
[0018]所述第一運(yùn)算放大器的正負(fù)輸出端由一 NMOS晶體管(M8)短接在一起，用于對(duì)所述第一運(yùn)算放大器的輸出進(jìn)行復(fù)位；
[0019]第一自舉開關(guān)(SI)、第二自舉開關(guān)(S2)輸出相應(yīng)的控制信號(hào)將起開關(guān)作用的一NMOS晶體管(Ml)和一 NMOS晶體管(M2)打開，使得第十九電容(C19)、第十七電容(C17)與正輸入信號(hào)相連，第二十電容(C20)和第十八電容(C18)和負(fù)輸入信號(hào)相連；
[0020]所述傳輸門根據(jù)控制信號(hào)的高低電平將輸入端的信號(hào)傳輸?shù)捷敵龆嘶蛘吲c輸出端斷開；
[0021]所述第一自舉開關(guān)和第二自舉開關(guān)復(fù)位，輸出信號(hào)為低電平，使一 NMOS晶體管(Ml)和一匪OS晶體管(M2)的源極和漏極斷開；
[0022]所述第三自舉開關(guān)(S3)和第四自舉開關(guān)(S4)輸出有效的控制信號(hào)，使得起開關(guān)作用的一 NMOS晶體管(M3)和另一 NMOS晶體管(M4)導(dǎo)通，將所述第十七電容(C17)、所述第十九電容(C19)和所述第十八電容(C18)、所述第二十電容(C20)的下極板分別與所述運(yùn)第一算放大器的負(fù)正輸出端相連接；
[0023]所述第一運(yùn)算放大器正常工作時(shí)，將采樣的信號(hào)保持并輸出到流水線第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的輸入端。
[0024]其中，所述流水線第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器包括:第二運(yùn)算放大器(Al)，10個(gè)傳輸門，64個(gè)開關(guān)陣列、電容以及32個(gè)輸出可控比較器；
[0025]其中，所述第二運(yùn)算放大器(Al)正負(fù)輸入端通過一 NMOS晶體管(M62)短接在一起，并且通過一 NMOS晶體管(M60)和一 NMOS晶體管(M61)在所述第二運(yùn)算放大器Al的輸入端加入了輸入共模參考電平Vcoml ;所述第二運(yùn)算放大器(Al)的輸出端被一NMOS晶體管(M77)短接在一起，對(duì)所述第二運(yùn)算放大器(Al)的輸出起著復(fù)位的作用；
[0026]所述32個(gè)輸出可控比較器實(shí)現(xiàn)對(duì)輸入信號(hào)的采樣；
[0027]所述傳輸門在控制信號(hào)的控制下，使與傳輸門連接的電容的一端接地或者接輸入共模參考電平；
[0028]所述開關(guān)陣列的輸出由輸出可控比較器的輸出決定。
[0029]其中，所述流水線第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器還包括:
[0030]編碼電路，用于將輸出可控比較器的輸出進(jìn)行編碼。
[0031]其中，所述流水線第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器包括:第三運(yùn)算放大器(A2)，8個(gè)傳輸門，32個(gè)開關(guān)陣列、電容以及16個(gè)輸出可控比較器；
[0032]所述第三運(yùn)算放大器(A2)的正負(fù)輸入端通過一 NMOS晶體管(M86)短接在一起，并通過一 NMOS晶體管(M84)和一 NMOS晶體管(M85)加入輸入共模參考電壓(Vcom2)，正負(fù)輸出端通過一 NMOS晶體管(M106)也短接在一起；
[0033]所述16個(gè)輸出可控比較器實(shí)現(xiàn)對(duì)輸入信號(hào)的采樣；[0034]所述8個(gè)傳輸門在控制信號(hào)的控制下，使與傳輸門連接的電容的一端接地或者接輸入共模參考電平；
[0035]所述開關(guān)陣列的輸出由輸出可控比較器的輸出決定。
[0036]其中，所述流水線第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器還包括:
[0037]16個(gè)正校準(zhǔn)誤差存儲(chǔ)電路，用于將第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器中與16個(gè)輸出可控比較器相關(guān)聯(lián)的電容失配所引起的誤差存儲(chǔ)起來；
[0038]16個(gè)負(fù)校準(zhǔn)誤差存儲(chǔ)電路，用于將第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器中與另外16個(gè)輸出可控比較器相關(guān)聯(lián)的電容失配所引起的誤差存儲(chǔ)起來。
[0039]其中，所述流水線第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器包括:第三運(yùn)算放大器(A3)，18個(gè)開關(guān)陣列、電容以及17個(gè)輸出可控比較器；
[0040]所述第三運(yùn)算放大器(A3)的正負(fù)輸入端由一 NMOS晶體管(M124)短接在一起，并通過一 NMOS晶體管(M122)和一 NMOS晶體管(M123)加入輸入共模參考電壓Vcom3，正負(fù)輸出端通過一 NMOS晶體管(Ml28)短接在一起；
[0041]所述17個(gè)輸出可控比較器實(shí)現(xiàn)對(duì)輸入信號(hào)的采樣；
[0042]所述開關(guān)陣列的輸出由輸出可控比較器的輸出決定。
[0043]其中，所述流水線第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器還包括:
[0044]9個(gè)正校準(zhǔn)誤差存儲(chǔ)電路，用于將第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器中與9個(gè)輸出可控比較器相關(guān)聯(lián)的電容失配所引起的誤差存儲(chǔ)起來；
[0045]8個(gè)負(fù)校準(zhǔn)誤差存儲(chǔ)電路，用于將第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器中與另外8個(gè)輸出可控比較器相關(guān)聯(lián)的電容失配所引起的誤差存儲(chǔ)起來。
[0046]其中，所述流水線第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器還包括:一編碼電路(E3)，用于將輸出可控比較器的輸出進(jìn)行編碼。
[0047]其中，所述流水線第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器包括:第四運(yùn)算放大器(A4)，20個(gè)開關(guān)陣列、電容以及16個(gè)輸出可控比較器；
[0048]其中，所述第四運(yùn)算放大器(A4)的正負(fù)輸入端由一 NMOS晶體管(M144)短接在一起，并通過一 NMOS晶體管(M142)和一 NMOS晶體管(M143)加入輸入共模參考電壓Vcom4，正負(fù)輸出端通過一 NMOS晶體管(M152)短接在一起；
[0049]所述16個(gè)輸出可控比較器實(shí)現(xiàn)對(duì)輸入信號(hào)的采樣；
[0050]所述開關(guān)陣列的輸出由輸出可控比較器的輸出決定。
[0051]其中，所述流水線第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器還包括:編碼電路4，用于將輸出可控比較器的輸出進(jìn)行編碼。
[0052]其中，所述第五級(jí)快閃模數(shù)轉(zhuǎn)換器包括:
[0053]7個(gè)比較器，用于對(duì)輸入信號(hào)進(jìn)行采樣。
[0054]其中，所述第五級(jí)快閃模數(shù)轉(zhuǎn)換器還包括:編碼電路E5，用于將比較器的輸出進(jìn)行編碼。
[0055]其中，所述正校準(zhǔn)誤差存儲(chǔ)電路包括:
[0056]2個(gè)CMOS傳輸門、4個(gè)反向器、一與非門、一同或門、電流調(diào)節(jié)電路、2個(gè)電阻、2個(gè)NMOS晶體管；其中，
[0057]所述2個(gè)CMOS傳輸門順序連接,4個(gè)反向器中的第一反向器(Il)與所述2個(gè)CMOS傳輸門的第一傳輸門連接，第二反向器(12)與第二傳輸門連接，第一反向器與第二反向器連接；所述第一反向器還與所述與非門連接，所述與非門與所述同或門連接，所述同或門與第三反向器連接，所述第三反向器與第四反向器連接，所述第三反向器通過第一 MOS管與電流調(diào)節(jié)電路連接，所述電流調(diào)節(jié)電路通過一電阻接地，所述第四反向器通過一 MOS管和電阻接地，與第四反向器連接的MOS管和與第三反向器連接的MOS管相互連接。
[0058]本發(fā)明的上述技術(shù)方案的有益效果如下:
[0059]上述方案中，采用模擬技術(shù)進(jìn)行校準(zhǔn)，不僅可以提高模數(shù)轉(zhuǎn)化器的精度，有效的縮短校準(zhǔn)的時(shí)間。同時(shí)采用將流水線第一級(jí)MDAC的級(jí)間增益壓縮4倍，流水線第二級(jí)MDAC、流水線第三級(jí)MDAC，流水線第四級(jí)MDAC、流水線第五級(jí)的快閃ADC的量化范圍擴(kuò)大一倍的方式進(jìn)行校正，用來消除流水線每級(jí)MDAC中的比較器的閾值失調(diào)所產(chǎn)生的影響。
【專利附圖】
【附圖說明】
[0060]圖1為本發(fā)明的實(shí)施例中16位125MSPS CMOS流水線型模數(shù)轉(zhuǎn)化器的功能結(jié)構(gòu)框圖；
[0061]圖2為圖1中前置采樣保持電路的原理圖；
[0062]圖3為圖1中的流水線第一級(jí)MDAC的原理圖；
[0063]圖4為圖1中的流水線第二級(jí)MDAC的原理圖；
[0064]圖5為圖1中的流水線第三級(jí)MDAC的原理圖；
[0065]圖6為圖1中的流水線第四級(jí)MDAC的原理圖；
[0066]圖7為圖1中的流水線第五級(jí)快閃ADC的原理圖；
[0067]圖8為圖1中的數(shù)字校正電路的原理圖；
[0068]圖9為圖4中的正校準(zhǔn)誤差存儲(chǔ)電路的原理圖。
【具體實(shí)施方式】
[0069]為使本發(fā)明要解決的技術(shù)問題、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖及具體實(shí)施例進(jìn)行詳細(xì)描述。
[0070]首先，對(duì)本發(fā)明所涉及的專業(yè)術(shù)語進(jìn)行說明:
[0071]PMOS:P-channel metal oxide semiconductor FET, P 溝道金屬氧化物半導(dǎo)體場(chǎng)
效應(yīng)晶體管；
[0072]NM0S:N-channel metal oxide semiconductor FET, N 溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管；
[0073]CMOS:complementary metal oxide semiconductor FET,互補(bǔ)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管；
[0074]ADC:analog-digital converter,模數(shù)轉(zhuǎn)化器；
[0075]DAC:digital_analog converter,數(shù)模轉(zhuǎn)化器；
[0076]MDAC:Multi_bits digital-analog converter,多位數(shù)數(shù)?；鳎诒景l(fā)明中特指流水線型模數(shù)轉(zhuǎn)化器的每級(jí)電路。
[0077]參見圖1，為本發(fā)明的實(shí)施例中16位125MSPS CMOS流水線型模數(shù)轉(zhuǎn)化器的功能結(jié)構(gòu)框圖，由圖中可知，該流水線型模數(shù)轉(zhuǎn)化器包括順序連接的前端采樣保持電路、流水線第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器(MDAC)、流水線第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器(MDAC)、流水線第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器(MDAC)、流水線第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器(MDAC)、流水線第五級(jí)快閃ADC和數(shù)字校正電路。其中:
[0078]所述采樣保持電路對(duì)輸入信號(hào)進(jìn)行采樣，并將所述輸入信號(hào)輸出至第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器；
[0079]第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器對(duì)所述采樣保持電路的輸出進(jìn)行采樣，并將量化剩余差值放大輸出，同時(shí)完成對(duì)本級(jí)輸出可控比較器的輸出值的編碼；
[0080]第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器對(duì)第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的輸出進(jìn)行采樣，并將量化剩余差值放大輸出，同時(shí)完成對(duì)本級(jí)輸出可控比較器的輸出值的編碼；
[0081]第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器對(duì)第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的輸出進(jìn)行采樣，同時(shí)完成對(duì)本級(jí)輸出可控比較器的輸出值的編碼；
[0082]第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器對(duì)第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的輸出進(jìn)行采樣，同時(shí)完成對(duì)本級(jí)輸出可控比較器的輸出值的編碼；
[0083]第五級(jí)快閃模數(shù)轉(zhuǎn)換器對(duì)第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的輸出進(jìn)行采樣，同時(shí)完成對(duì)本級(jí)輸出可控比較器的輸出值的編碼；
[0084]第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器和所述第五級(jí)快閃模數(shù)轉(zhuǎn)換器與第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的時(shí)序相同；
[0085]第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器與第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的時(shí)序相同。
[0086]下面結(jié)合具體附圖對(duì)上述電路中的各個(gè)部分進(jìn)行詳細(xì)說明:
[0087]前置采樣保持電路，采用全差分電荷翻轉(zhuǎn)式的電路結(jié)構(gòu)，全差分結(jié)構(gòu)有利于抑制電源擾動(dòng)對(duì)電路性能的影響，電荷翻轉(zhuǎn)式的反饋系數(shù)接近I，這樣對(duì)采樣保持電路中的運(yùn)算放大器的帶寬要求將減小，通過電容C17和電容C18實(shí)現(xiàn)的正反饋來調(diào)節(jié)采樣保持電路的建立精度，并利用偽隨機(jī)數(shù)產(chǎn)生器產(chǎn)生的隨機(jī)信號(hào)加入到采樣保持電路的輸出端，以便使得在輸入信號(hào)較小時(shí)整個(gè)模數(shù)轉(zhuǎn)換器具有較好的線性度，加入的隨機(jī)信號(hào)將在數(shù)字校正電路中減去。
[0088]參見圖2，由圖中可知，時(shí)鐘信號(hào)為低電平時(shí)，這時(shí)時(shí)鐘信號(hào)clk_nl和clk_n2為高電平。采樣保持電路中的運(yùn)算放大器Ashl的正負(fù)輸入端由NMOS晶體管M7短接在一起，并通過NMOS晶體管M5和NMOS晶體管M6將電壓Vin_com加入到采樣保持電路中的運(yùn)算放大器Ashl的正負(fù)輸入端，NMOS晶體管M8將采樣保持電路中的運(yùn)算放大器Ashl的正負(fù)輸出端短接在一起，起著對(duì)采樣保持電路中的運(yùn)算放大器Ashl輸出復(fù)位的作用。同時(shí)自舉開關(guān)SI和自舉開關(guān)S2輸出相應(yīng)的控制信號(hào)將起開關(guān)作用的NMOS晶體管Ml和NMOS晶體管M2打開，使得電容C19，電容C17，電容C20和電容C18分別與正輸入信號(hào)和負(fù)輸入信號(hào)相連，也就是完成對(duì)輸入信號(hào)的采樣。電容C15和電容C16的兩端將通過NMOS晶體管M5、NMOS晶體管M6、NM0S晶體管M9和晶體管MlO分別接入固定電壓Vref和固定電壓Vin_com。這時(shí)的控制信號(hào) dithl_p、dith2_p、dith3_p、dith4_p、dith5_p、dith6_p 信號(hào)都為低電平，控制信號(hào) dithl_n、dith2_n、dith3_n、dith4_n、dith5_n、dith6_n 信號(hào)都為高電平，所以 CMOS傳輸門Tl、CMOS傳輸門T3、CMOS傳輸門T5、CMOS傳輸門T7、CMOS傳輸門T9、CMOS傳輸門Til、CMOS傳輸門T14、CMOS傳輸門T16、CMOS傳輸門T18、CMOS傳輸門T20和CMOS傳輸門T22正常工作，CMOS傳輸門T2、CM0S傳輸門T4、CM0S傳輸門T6、CM0S傳輸門T8、CM0S傳輸門T10、CMOS傳輸門T12、CM0S傳輸門T13、CM0S傳輸門T15、CM0S傳輸門T17、CM0S傳輸門T19和CMOS傳輸門T21的輸入端與輸出端斷開，這時(shí)電容C2、電容C3、電容C4、電容C5、電容C6和電容C7的一端接入固定電平Vref,另一端也接入固定電平Vref;電容C8、電容C9、電容C10、電容C11、電容C12和電容C13的一端接入固定電平Vref_dith，另一端接入電平Vref，電容Cl和電容C14的一端接地，另一端接入固定電平Vref。時(shí)鐘電平為高電平時(shí)，這時(shí)時(shí)鐘信號(hào)clk_nl和clk_n2為低電平。這時(shí)自舉開關(guān)SI和自舉開關(guān)S2復(fù)位,輸出信號(hào)為低電平，使NMOS晶體管Ml和NMOS晶體管M2的源極和漏極斷開，自舉開關(guān)S3和自舉開關(guān)S4輸出有效的控制信號(hào)，使得起開關(guān)作用的NMOS晶體管M3和NMOS晶體管M4導(dǎo)通，將電容C17、C19和電容C18、C20的下極板分別與采樣保持電路中的運(yùn)算放大器Ashl的負(fù)正輸出端相連接。這時(shí)采樣保持電路中的運(yùn)算放大器Ashl正常工作，將采樣的信號(hào)保持并輸出到流水線第一級(jí)MDAC的輸入端。根據(jù)輸入信號(hào)大小，當(dāng)不需要在輸入端口加入隨機(jī)信號(hào)時(shí)，這時(shí)的控制信號(hào) dithl_p、dith2_p、dith3_p、dith4_p、dith5_p、dith6_p 依然都為低電平，控制信號(hào) dithl_n、dith2_n、dith3_n、dith4_n、dith5_n、dith6_n 依然都為高電平。當(dāng)需要在輸入端口加入隨機(jī)信號(hào)時(shí)，由于控制信號(hào)dithl_n、dith2_n、dith3_n、dith4_n、dith5_n、dith6_n 分別是控制信號(hào) dithl_p、dith2_p、dith3_p、dith4_p、dith5_p、dith6_p 的反。這時(shí)控制信號(hào) dithl_p、dith2_p、dith3_p、dith4_p、dith5_p、dith6_p 高低電平的隨機(jī)變化，所以相應(yīng)的控制信號(hào) dithl_n、dith2_n、dith3_n、dith4_n、dith5_n、dith6_n 的高低電平也隨機(jī)的變化，這樣由控制信號(hào)控制的CMOS傳輸門也將相應(yīng)的導(dǎo)通或關(guān)斷，實(shí)現(xiàn)對(duì)電容C2至電容C12的充電，從而在采樣保持電路的輸出信號(hào)中加入了隨機(jī)變化的信號(hào)。在數(shù)字校正電路中根據(jù)控制信號(hào) dithl_n、dith2_n、dith3_n、dith4_n、dith5_n、dith6_n 的高低電平來判斷采樣保持電路中加入的隨機(jī)信號(hào)大小并將其在轉(zhuǎn)換的輸出結(jié)果中減去。
[0089]參見圖3，流水線第一級(jí)MDAC，采用全差分電荷翻轉(zhuǎn)式的電路結(jié)構(gòu)，在正常工作情況下，將采樣保持電路的輸出進(jìn)行五位的量化，輸出六位數(shù)字碼，并將量化后的剩余差值進(jìn)行8倍的放大，相對(duì)于理論應(yīng)該進(jìn)行32倍的放大，實(shí)際的放大倍數(shù)被壓縮了 1/4。這里選擇壓縮1/4，主要基于以下的考慮，首先，由于比較器的閾值的失調(diào)會(huì)使得本級(jí)所產(chǎn)生的剩余差值放大32倍之后超過了下級(jí)的量化范圍，這會(huì)引入非線性誤差，所以對(duì)放大的倍數(shù)進(jìn)行相應(yīng)的壓縮，以便消除這一影響；其二，考慮到MDAC中運(yùn)算放大器的輸出擺幅范圍的限制，所以選擇壓縮1/4，而不是1/2 ;其三，考慮到比較器的精度要求，壓縮的倍數(shù)越大，下級(jí)MDAC的量化范圍就減小的越大，這樣下級(jí)的用于量化的比較器的精度也就越高，所以這里選擇壓縮1/4，而不是1/8，在下級(jí)三位的量化的情況下，下級(jí)對(duì)比較器的精度要求與本級(jí)相同都是要達(dá)到五位精度；相應(yīng)的本級(jí)的傳輸函數(shù)表達(dá)式:
【權(quán)利要求】
1.一種16位流水線型模數(shù)轉(zhuǎn)換器，其特征在于，包括: 順序連接的前置采樣保持電路、第一級(jí)、第二級(jí)、第三級(jí)、第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器和第五級(jí)快閃模數(shù)轉(zhuǎn)換器，以及分別與所述第一級(jí)、第二級(jí)、第三級(jí)、第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器和所述第五級(jí)快閃模數(shù)轉(zhuǎn)換器連接的數(shù)字校正電路；其中， 所述采樣保持電路對(duì)輸入信號(hào)進(jìn)行采樣，并將所述輸入信號(hào)輸出至第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器； 第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器對(duì)所述采樣保持電路的輸出進(jìn)行采樣，并將量化剩余差值放大輸出，同時(shí)完成對(duì)本級(jí)輸出可控比較器的輸出值的編碼； 第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器對(duì)第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的輸出進(jìn)行采樣，并將量化剩余差值放大輸出，同時(shí)完成對(duì)本級(jí)輸出可控比較器的輸出值的編碼； 第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器對(duì)第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的輸出進(jìn)行采樣，同時(shí)完成對(duì)本級(jí)輸出可控比較器的輸出值的編碼； 第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器對(duì)第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的輸出進(jìn)行采樣，同時(shí)完成對(duì)本級(jí)輸出可控比較器的輸出值的編碼； 第五級(jí)快閃模數(shù)轉(zhuǎn)換器對(duì)第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的輸出進(jìn)行采樣，同時(shí)完成對(duì)本級(jí)輸出可控比較器的輸出值的編碼； 第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器和所述第五級(jí)快閃模數(shù)轉(zhuǎn)換器與第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的時(shí)序相同； 第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器與第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的時(shí)序相同。
2.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述前置采樣保持電路包括:第一運(yùn)算放大器(Ashl)，第一、第二、第三和第四自舉開關(guān)，傳輸門以及電容； 所述第一運(yùn)算放大器的正負(fù)輸入端由一 NMOS晶體管(M7)短接在一起，并通過一 NMOS晶體管(M5)和一 NMOS晶體管(M6)將一輸入電壓(Vin_com)加入到所述第一運(yùn)算放大器的正負(fù)輸入端； 所述第一運(yùn)算放大器的正負(fù)輸出端由一 NMOS晶體管(M8)短接在一起，用于對(duì)所述第一運(yùn)算放大器的輸出進(jìn)行復(fù)位； 第一自舉開關(guān)(SI)、第二自舉開關(guān)(S2)輸出相應(yīng)的控制信號(hào)將起開關(guān)作用的一 NMOS晶體管(Ml)和一 NMOS晶體管(M2)打開，使得第十九電容(C19)、第十七電容(C17)與正輸入信號(hào)相連，第二十電容(C20)和第十八電容(C18)和負(fù)輸入信號(hào)相連； 所述傳輸門根據(jù)控制信號(hào)的高低電平將輸入端的信號(hào)傳輸?shù)捷敵龆嘶蛘吲c輸出端斷開； 所述第一自舉開關(guān)和第二自舉開關(guān)復(fù)位，輸出信號(hào)為低電平，使一 NMOS晶體管(Ml)和一 NMOS晶體管(M2)的源極和漏極斷開； 所述第三自舉開關(guān)(S3)和第四自舉開關(guān)(S4)輸出有效的控制信號(hào)，使得起開關(guān)作用的一 NMOS晶體管(M3 )和另一 NMOS晶體管(M4 )導(dǎo)通，將所述第十七電容(C17 )、所述第十九電容(C19)和所述第十八電容(C18)、所述第二十電容(C20)的下極板分別與所述運(yùn)第一算放大器的負(fù)正輸出端相連接； 所述第一運(yùn)算放大器正常工作時(shí)，將采樣的信號(hào)保持并輸出到流水線第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器的輸入端。
3.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述流水線第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器包括:第二運(yùn)算放大器(Al)，10個(gè)傳輸門，64個(gè)開關(guān)陣列、電容以及32個(gè)輸出可控比較器； 其中，所述第二運(yùn)算放大器(Al)正負(fù)輸入端通過一 NMOS晶體管(M62)短接在一起，并且通過一 NMOS晶體管(M60)和一 NMOS晶體管(M61)在所述第二運(yùn)算放大器Al的輸入端加入了輸入共模參考電平Vcoml ;所述第二運(yùn)算放大器(Al)的輸出端被一 NMOS晶體管(M77)短接在一起，對(duì)所述第二運(yùn)算放大器(Al)的輸出起著復(fù)位的作用； 所述32個(gè)輸出可控比較器實(shí)現(xiàn)對(duì)輸入信號(hào)的采樣； 所述傳輸門在控制信號(hào)的控制下，使與傳輸門連接的電容的一端接地或者接輸入共模參考電平； 所述開關(guān)陣列的輸出由輸出可控比較器的輸出決定。
4.根據(jù)權(quán)利要求3所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述流水線第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器還包括: 編碼電路，用于將輸出可控比較器的輸出進(jìn)行編碼。
5.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述流水線第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器包括:第三運(yùn)算放大 器(A2)，8個(gè)傳輸門，32個(gè)開關(guān)陣列、電容以及16個(gè)輸出可控比較器； 所述第三運(yùn)算放大器(A2)的正負(fù)輸入端通過一 NMOS晶體管(M86)短接在一起，并通過一 NMOS晶體管(M84)和一 NMOS晶體管(M85)加入輸入共模參考電壓(Vcom2)，正負(fù)輸出端通過一 NMOS晶體管(M106)也短接在一起； 所述16個(gè)輸出可控比較器實(shí)現(xiàn)對(duì)輸入信號(hào)的采樣； 所述8個(gè)傳輸門在控制信號(hào)的控制下，使與傳輸門連接的電容的一端接地或者接輸入共模參考電平； 所述開關(guān)陣列的輸出由輸出可控比較器的輸出決定。
6.根據(jù)權(quán)利要求5所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述流水線第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器還包括: 16個(gè)正校準(zhǔn)誤差存儲(chǔ)電路，用于將第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器中與16個(gè)輸出可控比較器相關(guān)聯(lián)的電容失配所引起的誤差存儲(chǔ)起來； 16個(gè)負(fù)校準(zhǔn)誤差存儲(chǔ)電路，用于將第一級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器中與另外16個(gè)輸出可控比較器相關(guān)聯(lián)的電容失配所引起的誤差存儲(chǔ)起來。
7.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述流水線第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器包括:第三運(yùn)算放大器(A3)，18個(gè)開關(guān)陣列、電容以及17個(gè)輸出可控比較器； 所述第三運(yùn)算放大器(A3)的正負(fù)輸入端由一 NMOS晶體管(M124)短接在一起，并通過一 NMOS晶體管(M122)和一 NMOS晶體管(M123)加入輸入共模參考電壓Vcom3，正負(fù)輸出端通過一 NMOS晶體管(Ml28)短接在一起； 所述17個(gè)輸出可控比較器實(shí)現(xiàn)對(duì)輸入信號(hào)的采樣； 所述開關(guān)陣列的輸出由輸出可控比較器的輸出決定。
8.根據(jù)權(quán)利要求7所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述流水線第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器還包括:9個(gè)正校準(zhǔn)誤差存儲(chǔ)電路，用于將第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器中與9個(gè)輸出可控比較器相關(guān)聯(lián)的電容失配所引起的誤差存儲(chǔ)起來； 8個(gè)負(fù)校準(zhǔn)誤差存儲(chǔ)電路，用于將第二級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器中與另外8個(gè)輸出可控比較器相關(guān)聯(lián)的電容失配所引起的誤差存儲(chǔ)起來。
9.根據(jù)權(quán)利要求8所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述流水線第三級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器還包括:一編碼電路(E3)，用于將輸出可控比較器的輸出進(jìn)行編碼。
10.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述流水線第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器包括:第四運(yùn)算放大器(A4)，20個(gè)開關(guān)陣列、電容以及16個(gè)輸出可控比較器； 其中，所述第四運(yùn)算放大器(A4)的正負(fù)輸入端由一 NMOS晶體管(M144)短接在一起，并通過一 NMOS晶體管(M142)和一 NMOS晶體管(M143)加入輸入共模參考電壓Vcom4，正負(fù)輸出端通過一 NMOS晶體管(Ml52)短接在一起； 所述16個(gè)輸出可控比較器實(shí)現(xiàn)對(duì)輸入信號(hào)的采樣； 所述開關(guān)陣列的輸出由輸出可控比較器的輸出決定。
11.根據(jù)權(quán)利 要求10所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述流水線第四級(jí)多位數(shù)數(shù)模轉(zhuǎn)換器還包括:編碼電路4，用于將輸出可控比較器的輸出進(jìn)行編碼。
12.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述第五級(jí)快閃模數(shù)轉(zhuǎn)換器包括: 7個(gè)比較器，用于對(duì)輸入信號(hào)進(jìn)行采樣。
13.根據(jù)權(quán)利要求12所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述第五級(jí)快閃模數(shù)轉(zhuǎn)換器還包括:編碼電路E5，用于將比較器的輸出進(jìn)行編碼。
14.根據(jù)權(quán)利要求6或8所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述正校準(zhǔn)誤差存儲(chǔ)電路包括: 2個(gè)CMOS傳輸門、4個(gè)反向器、一與非門、一同或門、電流調(diào)節(jié)電路、2個(gè)電阻、2個(gè)NMOS晶體管；其中， 所述2個(gè)CMOS傳輸門順序連接，4個(gè)反向器中的第一反向器(Il)與所述2個(gè)CMOS傳輸門的第一傳輸門連接，第二反向器(12)與第二傳輸門連接，第一反向器與第二反向器連接；所述第一反向器還與所述與非門連接，所述與非門與所述同或門連接，所述同或門與第三反向器連接，所述第三反向器與第四反向器連接，所述第三反向器通過第一 MOS管與電流調(diào)節(jié)電路連接，所述電流調(diào)節(jié)電路通過一電阻接地，所述第四反向器通過一 MOS管和電阻接地，與第四反向器連接的MOS管和與第三反向器連接的MOS管相互連接。
【文檔編號(hào)】H03M1/10GK104038220SQ201310070652
【公開日】2014年9月10日 申請(qǐng)日期:2013年3月6日 優(yōu)先權(quán)日:2013年3月6日
【發(fā)明者】朱樟明, 魏偉, 楊銀堂, 劉敏杰 申請(qǐng)人:西安電子科技大學(xué)