控制裝置以及控制裝置的控制方法
【專(zhuān)利摘要】該控制裝置(100)具有信號(hào)處理模塊(30、30a)，該信號(hào)處理模塊(30、30a)包含現(xiàn)場(chǎng)可編程門(mén)陣列(33)、和存儲(chǔ)現(xiàn)場(chǎng)可編程門(mén)陣列的配置信息的易失性存儲(chǔ)器(32)?，F(xiàn)場(chǎng)可編程門(mén)陣列構(gòu)成為在配置后也能夠?qū)σ资源鎯?chǔ)器進(jìn)行訪問(wèn)。
【專(zhuān)利說(shuō)明】控制裝置以及控制裝置的控制方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及控制裝置以及控制裝置的設(shè)定方法，特別涉及具有信號(hào)處理模塊的控制裝置以及控制裝置的控制方法，該信號(hào)處理模塊包含現(xiàn)場(chǎng)可編程門(mén)陣列。

【背景技術(shù)】
[0002]以往，公知具有信號(hào)處理模塊的控制裝置，該信號(hào)處理模塊包含現(xiàn)場(chǎng)可編程門(mén)陣列。這樣的控制裝置例如在日本特開(kāi)2000 - 105759號(hào)公報(bào)中被公開(kāi)。
[0003]在上述日本特開(kāi)2000 - 105759號(hào)公報(bào)中公開(kāi)了具有如下部件的集成電路:FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)；以及非易失性的PR0M(可編程只讀存儲(chǔ)器)，其存儲(chǔ)有用于將FPGA編程為CPU內(nèi)核(運(yùn)算處理部)的邏輯數(shù)據(jù)(配置信息)。這樣的集成電路被用于控制裝置的信號(hào)處理模塊等。另外，通常將把FPGA編程為具有期望功能的電路的過(guò)程稱(chēng)作配置。
[0004]現(xiàn)有技術(shù)文獻(xiàn)
[0005]專(zhuān)利文獻(xiàn)
[0006]專(zhuān)利文獻(xiàn)1:日本特開(kāi)2000-105759號(hào)公報(bào)


【發(fā)明內(nèi)容】

[0007]發(fā)明所要解決的課題
[0008]但是，在上述日本特開(kāi)2000 — 105759號(hào)公報(bào)所公開(kāi)的集成電路中，認(rèn)為為了使配置后的FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)作為CPU內(nèi)核(運(yùn)算處理部)進(jìn)行工作，需要與存儲(chǔ)在FPGA的配置中使用的邏輯數(shù)據(jù)(配置信息)的非易失性PROM獨(dú)立地設(shè)置用于存儲(chǔ)包含CPU內(nèi)核的工作程序等的各種數(shù)據(jù)的存儲(chǔ)器。因此，存在裝置(使用了集成電路的信號(hào)處理模塊)大型化的問(wèn)題。
[0009]本發(fā)明正是為了解決上述那樣的問(wèn)題而完成的，本發(fā)明的I個(gè)目的在于提供一種能夠?qū)崿F(xiàn)裝置的小型化的控制裝置以及控制裝置的控制方法。
[0010]用于解決課題的手段
[0011]第I方面的控制裝置具有信號(hào)處理模塊，該信號(hào)處理模塊包含現(xiàn)場(chǎng)可編程門(mén)陣列、和存儲(chǔ)現(xiàn)場(chǎng)可編程門(mén)陣列的配置信息的易失性存儲(chǔ)器，現(xiàn)場(chǎng)可編程門(mén)陣列構(gòu)成為在配置后也能夠?qū)σ资源鎯?chǔ)器進(jìn)行訪問(wèn)。
[0012]在第I方面的控制裝置中，如上所述，在控制裝置的信號(hào)處理模塊中設(shè)置存儲(chǔ)現(xiàn)場(chǎng)可編程門(mén)陣列的配置信息的易失性存儲(chǔ)器，將現(xiàn)場(chǎng)可編程門(mén)陣列構(gòu)成為在配置后也能夠?qū)σ资源鎯?chǔ)器進(jìn)行訪問(wèn)。由此，還能夠?qū)⒋鎯?chǔ)現(xiàn)場(chǎng)可編程門(mén)陣列的配置信息的易失性存儲(chǔ)器用作用于存儲(chǔ)在配置后的現(xiàn)場(chǎng)可編程門(mén)陣列工作時(shí)使用的各種數(shù)據(jù)的存儲(chǔ)器。其結(jié)果，不需要與存儲(chǔ)現(xiàn)場(chǎng)可編程門(mén)陣列的配置信息的存儲(chǔ)器獨(dú)立地設(shè)置用于存儲(chǔ)在配置后的現(xiàn)場(chǎng)可編程門(mén)陣列工作時(shí)使用的各種數(shù)據(jù)的存儲(chǔ)器，因此能夠相應(yīng)地實(shí)現(xiàn)裝置的小型化。
[0013]第2方面的控制裝置的控制方法是具有控制模塊、和信號(hào)處理模塊的控制裝置的控制方法，所述信號(hào)處理模塊包含現(xiàn)場(chǎng)可編程門(mén)陣列和易失性存儲(chǔ)器，在所述控制裝置的控制方法中，具有以下步驟:從控制模塊取得現(xiàn)場(chǎng)可編程門(mén)陣列的配置信息并存儲(chǔ)到易失性存儲(chǔ)器中；通過(guò)根據(jù)易失性存儲(chǔ)器所存儲(chǔ)的配置信息進(jìn)行配置，使現(xiàn)場(chǎng)可編程門(mén)陣列作為信號(hào)處理模塊的運(yùn)算處理部執(zhí)行功能；以及使得能夠從運(yùn)算處理部對(duì)易失性存儲(chǔ)器進(jìn)行訪問(wèn)，通過(guò)運(yùn)算處理部進(jìn)行運(yùn)算處理。
[0014]在第2方面的控制裝置的控制方法中，如上所述，具有以下步驟:通過(guò)根據(jù)信號(hào)處理模塊的易失性存儲(chǔ)器所存儲(chǔ)的配置信息進(jìn)行配置，使現(xiàn)場(chǎng)可編程門(mén)陣列作為信號(hào)處理模塊的運(yùn)算處理部執(zhí)行功能；以及使得能夠從運(yùn)算處理部對(duì)易失性存儲(chǔ)器進(jìn)行訪問(wèn)，通過(guò)運(yùn)算處理部進(jìn)行運(yùn)算處理。由此，還能夠?qū)⒋鎯?chǔ)現(xiàn)場(chǎng)可編程門(mén)陣列的配置信息的易失性存儲(chǔ)器用作用于存儲(chǔ)在配置后的現(xiàn)場(chǎng)可編程門(mén)陣列作為運(yùn)算處理部進(jìn)行工作時(shí)使用的各種數(shù)據(jù)的存儲(chǔ)器。其結(jié)果，不需要與存儲(chǔ)現(xiàn)場(chǎng)可編程門(mén)陣列的配置信息的存儲(chǔ)器獨(dú)立地設(shè)置用于存儲(chǔ)在配置后的現(xiàn)場(chǎng)可編程門(mén)陣列作為運(yùn)算處理部進(jìn)行工作時(shí)使用的各種數(shù)據(jù)的存儲(chǔ)器，因此能夠提供可相應(yīng)地實(shí)現(xiàn)裝置的小型化的控制裝置的控制方法。
[0015]發(fā)明的效果
[0016]根據(jù)上述控制裝置以及控制裝置的控制方法，能夠?qū)崿F(xiàn)裝置的小型化。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0017]圖1是示出第I實(shí)施方式的PLC(可編程邏輯控制器)的整體結(jié)構(gòu)的框圖。
[0018]圖2是示出第I實(shí)施方式的PLC的CPU模塊和信號(hào)處理模塊的具體結(jié)構(gòu)的框圖。
[0019]圖3是示出在第I實(shí)施方式的PLC的電源接通時(shí)進(jìn)行信號(hào)處理模塊的FPGA (現(xiàn)場(chǎng)可編程門(mén)陣列)的配置時(shí)的CPU模塊側(cè)的處理流程的流程圖。
[0020]圖4是示出在第I實(shí)施方式的PLC的電源接通時(shí)進(jìn)行信號(hào)處理模塊的FPGA的配置時(shí)的信號(hào)處理模塊(圖像處理模塊)側(cè)的處理流程的流程圖。
[0021]圖5是示出第2實(shí)施方式的PLC的CPU模塊和信號(hào)處理模塊的具體結(jié)構(gòu)的框圖。
[0022]圖6是示出第I實(shí)施方式的第I變形例的PLC的CPU模塊和信號(hào)處理模塊的具體結(jié)構(gòu)的框圖。
[0023]圖7是示出第I實(shí)施方式的第2變形例的PLC的CPU模塊和信號(hào)處理模塊的具體結(jié)構(gòu)的框圖。
[0024]圖8是示出第I實(shí)施方式的第3變形例的PLC的CPU模塊和信號(hào)處理模塊的具體結(jié)構(gòu)的框圖。

【具體實(shí)施方式】
[0025]下面，根據(jù)【專(zhuān)利附圖】

【附圖說(shuō)明】實(shí)施方式。
[0026](第I實(shí)施方式)
[0027]首先，參照?qǐng)D1和圖2說(shuō)明第I實(shí)施方式的PLC(可編程邏輯控制器)100的結(jié)構(gòu)。另外，PLC100是“控制裝置”的一例。
[0028]如圖1所示，PLC100具有:用于向PLC100整體提供電源的電源模塊10 ;用于進(jìn)行PLC100整體的控制的CPU模塊20 ；以及與電源模塊10和CPU模塊20連接的多個(gè)信號(hào)處理模塊30。另外，CPU模塊20是“控制模塊”的一例。
[0029]多個(gè)信號(hào)處理模塊30分別構(gòu)成為可連接各種外部輸入裝置(例如圖2所示的照相機(jī)200)，并構(gòu)成為能夠進(jìn)行與從這各種外部輸入裝置輸入的各種信號(hào)(例如從照相機(jī)200輸入的圖像數(shù)據(jù))對(duì)應(yīng)的各種信號(hào)處理(例如圖像處理)。另外，對(duì)于多個(gè)信號(hào)處理模塊30，各自的連接有外部輸入裝置的接口部分(參照?qǐng)D2的I/F電路31)以外的結(jié)構(gòu)是相同的。由此，僅通過(guò)對(duì)接口部分的結(jié)構(gòu)進(jìn)行各種變更，就能夠使多個(gè)信號(hào)處理模塊30對(duì)應(yīng)各種外部輸入裝置。
[0030]這里，多個(gè)信號(hào)處理模塊30分別具有:RAM(隨機(jī)存取存儲(chǔ)器)32 ；以及能夠通過(guò)配置編程為具有期望功能的電路的FPGA (現(xiàn)場(chǎng)可編程門(mén)陣列)33。另外，在第I實(shí)施方式中，如后所述，在PLC100的電源接通時(shí)進(jìn)行FPGA33的配置。
[0031]以下，如圖2所示，說(shuō)明多個(gè)信號(hào)處理模塊30 (參照?qǐng)D1)中的I個(gè)信號(hào)處理模塊30作為對(duì)從照相機(jī)200輸入的圖像數(shù)據(jù)進(jìn)行圖像處理的圖像處理模塊30a執(zhí)行功能的情況。即，說(shuō)明如下例子:通過(guò)對(duì)多個(gè)信號(hào)處理模塊30中的I個(gè)信號(hào)處理模塊30的FPGA33進(jìn)行配置，將該FPGA33編程為作為圖像處理模塊30a的CPU內(nèi)核33a執(zhí)行功能。另外，CPU內(nèi)核33a是“運(yùn)算處理部”的一例。
[0032]如圖2所示，CPU模塊20和作為圖像處理模塊30a執(zhí)行功能的信號(hào)處理模塊30經(jīng)由并行總線41連接。另外，雖然圖2中未圖示，但在該并行總線41上，還連接有作為圖像處理模塊30a執(zhí)行功能的信號(hào)處理模塊30以外的多個(gè)信號(hào)處理模塊30 (參照?qǐng)D1)。
[0033]CPU模塊20構(gòu)成為包含:用于進(jìn)行CPU模塊20整體的控制的CPU21 ;存儲(chǔ)有CPU21的工作程序等的主存儲(chǔ)器22 ;以及非易失性且可改寫(xiě)的閃存23。
[0034]這里，在第I實(shí)施方式中，在閃存23中存儲(chǔ)有配置數(shù)據(jù)231a和程序數(shù)據(jù)232a，所述配置數(shù)據(jù)231a包含用于將信號(hào)處理模塊30的FPGA33編程為作為圖像處理模塊30a的CPU內(nèi)核33a執(zhí)行功能的信息(配置信息)；所述程序數(shù)據(jù)232a包含用于使配置后的FPGA33作為CPU內(nèi)核33a進(jìn)行工作的工作程序。另外，雖然圖2中未圖示，但在閃存23中還存儲(chǔ)有與作為圖像處理模塊30a執(zhí)行功能的信號(hào)處理模塊30以外的多個(gè)信號(hào)處理模塊30(參照?qǐng)D1)各自具有的FPGA33對(duì)應(yīng)的配置數(shù)據(jù)和程序數(shù)據(jù)。此外，配置數(shù)據(jù)是指用于確定FPGA33的各元件的邏輯結(jié)構(gòu)、配置以及布線關(guān)系等的元件結(jié)構(gòu)信息。
[0035]此外，在第I實(shí)施方式中，CPU模塊20的CPU21構(gòu)成為在PLC100的電源接通時(shí)，將存儲(chǔ)在閃存23中的配置數(shù)據(jù)231a和程序數(shù)據(jù)232a發(fā)送到作為圖像處理模塊30a執(zhí)行功能的信號(hào)處理模塊30，并將配置數(shù)據(jù)231a和程序數(shù)據(jù)232a存儲(chǔ)到作為圖像處理模塊30a執(zhí)行功能的信號(hào)處理模塊30的RAM32中。并且，CPU21構(gòu)成為在將配置數(shù)據(jù)231a和程序數(shù)據(jù)232a存儲(chǔ)到了作為圖像處理模塊30a執(zhí)行功能的信號(hào)處理模塊30的RAM32后，向作為圖像處理模塊30a執(zhí)行功能的信號(hào)處理模塊30的FPGA33輸出指示為開(kāi)始配置的信號(hào)(配置開(kāi)始指示(參照?qǐng)D3和圖4))。
[0036]此外，在第I實(shí)施方式中，CPU模塊20的CPU21構(gòu)成為在進(jìn)行了作為圖像處理模塊30a執(zhí)行功能的信號(hào)處理模塊30的FPGA33的配置時(shí)，與該配置并行地進(jìn)行自診斷。這里，自診斷是指主存儲(chǔ)器22和閃存23所存儲(chǔ)的各數(shù)據(jù)的有效性檢查、和CPU21的工作是否沒(méi)有異常的檢查等。在包含作為圖像處理模塊30a執(zhí)行功能的信號(hào)處理模塊30的多個(gè)信號(hào)處理模塊30 (參照?qǐng)D1)的各個(gè)FPGA33的配置相互并列進(jìn)行的情況下,與多個(gè)信號(hào)處理模塊30各自的FPGA33的配置并行地進(jìn)行該自診斷。
[0037]另外，在第I實(shí)施方式中，CPU模塊20的CPU21構(gòu)成為在信號(hào)處理模塊30的FPGA33的配置時(shí)，在產(chǎn)生了一些錯(cuò)誤(配置錯(cuò)誤)時(shí)檢測(cè)到從信號(hào)處理模塊30輸出的配置錯(cuò)誤通知(參照?qǐng)D3和圖4)的情況下，停止PLC100整體而停止FPGA33的配置。此外，CPU模塊20的CPU21構(gòu)成為在信號(hào)處理模塊30的FPGA33的配置已完成時(shí)檢測(cè)到從信號(hào)處理模塊30輸出的配置完成通知(參照?qǐng)D3和圖4)的情況下，進(jìn)行與配置后的FPGA33 (CPU內(nèi)核33a)之間的連接是否正常的連接確認(rèn)。
[0038]如圖2所示，圖像處理模塊30a(信號(hào)處理模塊30)構(gòu)成為包含I/F電路31、RAM32、FPGA33、訪問(wèn)控制部34和DMA(直接存儲(chǔ)器訪問(wèn))控制器35。另外，DMA控制器35是“直接存儲(chǔ)器訪問(wèn)控制部”的一例。
[0039]I/F電路31構(gòu)成為能夠經(jīng)由纜線42連接照相機(jī)200。該I/F電路31構(gòu)成為包含A/D轉(zhuǎn)換器(模擬/數(shù)字轉(zhuǎn)換器)等，該A/D轉(zhuǎn)換器用于將從照相機(jī)200經(jīng)由纜線42輸入的模擬方式的圖像數(shù)據(jù)轉(zhuǎn)換為數(shù)字方式的圖像數(shù)據(jù)。
[0040]RAM32是易失性的隨機(jī)存取存儲(chǔ)器。該RAM32構(gòu)成為在PLC100的電源接通時(shí)存儲(chǔ)從CPU模塊20發(fā)送的配置數(shù)據(jù)231a和程序數(shù)據(jù)232a。
[0041 ] FPGA33是SRAM方式的現(xiàn)場(chǎng)可編程門(mén)陣列。該FPGA33構(gòu)成為通過(guò)根據(jù)RAM32所存儲(chǔ)的配置數(shù)據(jù)231a進(jìn)行的配置，被編程為進(jìn)行圖像處理的CPU內(nèi)核33a。并且，這樣被編程為進(jìn)行圖像處理的CPU內(nèi)核33a的FPGA33構(gòu)成為，根據(jù)RAM32所存儲(chǔ)的程序數(shù)據(jù)232a進(jìn)行工作。
[0042]這里，在第I實(shí)施方式中，配置后的FPGA33(CPU內(nèi)核33a)構(gòu)成為能夠?qū)AM32進(jìn)行訪問(wèn)。即，RAM32被用作配置后的FPGA33 (CPU內(nèi)核33a)進(jìn)行圖像處理時(shí)的作業(yè)用存儲(chǔ)器。另外，RAM32構(gòu)成為不僅能夠從配置后的FPGA33(CPU內(nèi)核33a)進(jìn)行訪問(wèn)，還能夠從CPU模塊20的CPU21進(jìn)行訪問(wèn)。
[0043]訪問(wèn)控制部34被設(shè)置成控制作為圖像處理模塊30a執(zhí)行功能的信號(hào)處理模塊30從外部對(duì)RAM32的訪問(wèn)。具體而言，訪問(wèn)控制部34構(gòu)成為具有以下功能:許可或不許可FPGA33經(jīng)由總線36a和36b對(duì)RAM32進(jìn)行訪問(wèn)，許可或不許可CPU模塊20的CPU21經(jīng)由并行總線41、總線36c和36b對(duì)RAM32進(jìn)行訪問(wèn)。S卩，訪問(wèn)控制部34由PLD (程序邏輯器件)構(gòu)成，PLD被編程為具有對(duì)與RAM32連接的總線36b的使用權(quán)競(jìng)爭(zhēng)進(jìn)行協(xié)調(diào)的功能。
[0044]例如，訪問(wèn)控制部34構(gòu)成為在PLC100的電源接通時(shí)，使與RAM32連接的總線36b的使用權(quán)對(duì)總線36c側(cè)(CPU模塊20側(cè))開(kāi)放。由此，在PLC100的電源接通時(shí)從CPU模塊20經(jīng)由并行總線41傳送的配置數(shù)據(jù)231a和程序數(shù)據(jù)232a經(jīng)由總線36c和36b被傳送到RAM32側(cè)并存儲(chǔ)到RAM32中。
[0045]此外，訪問(wèn)控制部34構(gòu)成為在RAM32中存儲(chǔ)了配置數(shù)據(jù)231a和程序數(shù)據(jù)232a后、且從CPU模塊20輸出了配置開(kāi)始指示(參照?qǐng)D3和圖4)時(shí)，將與RAM32連接的總線36b的使用權(quán)對(duì)總線36a側(cè)(FPGA33側(cè))開(kāi)放。由此，在開(kāi)始用于將FPGA33編程為CPU內(nèi)核33a的配置時(shí)，將RAM32所存儲(chǔ)的配置數(shù)據(jù)231a經(jīng)由總線36b和36a傳送到FPGA33側(cè)。
[0046]另外，在第I實(shí)施方式中，RAM32構(gòu)成為不僅能夠存儲(chǔ)在上述PLC100的電源接通時(shí)從CPU模塊20發(fā)送的配置數(shù)據(jù)231a和程序數(shù)據(jù)232a，還能夠存儲(chǔ)從照相機(jī)200輸入的圖像數(shù)據(jù)。這里，在圖像處理模塊30a中設(shè)置有DMA控制器35，該DMA控制器35用于使得與圖像處理模塊30a連接的照相機(jī)200能夠不經(jīng)由CPU內(nèi)核33a地對(duì)RAM32進(jìn)行訪問(wèn)。
[0047]g卩，在第I實(shí)施方式中，從照相機(jī)200輸入的圖像數(shù)據(jù)通常從I/F電路31經(jīng)由總線36d被傳送到CPU內(nèi)核33a，并從CPU內(nèi)核33a經(jīng)由總線36a、訪問(wèn)控制部34和總線36b被傳送到RAM32。但是，在從照相機(jī)200輸入的圖像數(shù)據(jù)的數(shù)據(jù)量大的情況、以及該圖像數(shù)據(jù)的傳送速度為高速的情況下，圖像數(shù)據(jù)在不經(jīng)由CPU內(nèi)核33a的情況下，從I/F電路31經(jīng)由總線36e、DMA控制器35、總線36f、總線36a、訪問(wèn)控制部34和總線36b被傳送到RAM32。
[0048]此外，在第I實(shí)施方式中，構(gòu)成為在上述那樣的FPGA33的配置時(shí)產(chǎn)生了一些錯(cuò)誤(配置錯(cuò)誤)的情況下，從FPGA33將用于通知產(chǎn)生了配置錯(cuò)誤的信號(hào)(配置錯(cuò)誤通知(參照?qǐng)D3和圖4))輸出到CPU模塊20。此外，構(gòu)成為在完成了 FPGA33的配置的情況下，從FPGA33將用于通知配置已完成的信號(hào)(配置完成通知(參照?qǐng)D3和圖4))輸出到CPU模塊20。
[0049]此外，在上述那樣的FPGA33的配置中，F(xiàn)PGA33可以作為主部件進(jìn)行工作，F(xiàn)PGA33還可以作為從部件進(jìn)行工作。即，信號(hào)處理模塊30可以是FPGA33為主體來(lái)進(jìn)行配置的結(jié)構(gòu)，也可以是FPGA33以外的例如訪問(wèn)控制部34為主體來(lái)對(duì)FPGA33進(jìn)行配置的結(jié)構(gòu)。
[0050]接著，參照?qǐng)D3和圖4，分為CPU模塊20側(cè)和信號(hào)處理模塊30 (圖像處理模塊30a)側(cè)對(duì)在PLC100的電源接通時(shí)進(jìn)行信號(hào)處理模塊30的FPGA33的配置時(shí)的PLC100的處理流程進(jìn)行說(shuō)明。
[0051]下面，說(shuō)明如下例子:PLC100具有的多個(gè)信號(hào)處理模塊30中的I個(gè)信號(hào)處理模塊30的FPGA33通過(guò)配置被編程為作為圖像處理模塊30a的CPU內(nèi)核33a執(zhí)行功能。
[0052]首先，參照?qǐng)D3說(shuō)明PLC100的電源接通時(shí)的CPU模塊20側(cè)的處理流程。
[0053]如圖3所示，在CPU模塊20偵彳，首先在步驟SI中，將設(shè)置于CPU模塊20內(nèi)部的CPU21的外圍電路(例如總線控制器等)初始化。然后，進(jìn)入到步驟S2。
[0054]接著，在步驟S2中，朝向信號(hào)處理模塊30的RAM32發(fā)送閃存23所存儲(chǔ)的配置數(shù)據(jù)231a和程序數(shù)據(jù)232a。這樣從CPU模塊20發(fā)送到信號(hào)處理模塊30的配置數(shù)據(jù)231a和程序數(shù)據(jù)232a被存儲(chǔ)到信號(hào)處理模塊30的RAM32中。然后，進(jìn)入到步驟S3。
[0055]進(jìn)而，在步驟S3中，從CPU21向信號(hào)處理模塊30的FPGA33輸出指示為開(kāi)始配置的信號(hào)(配置開(kāi)始指示)。然后，進(jìn)入到步驟S4。
[0056]進(jìn)而，在步驟S4中，進(jìn)行CPU21的自診斷。具體而言，進(jìn)行主存儲(chǔ)器22和閃存23所存儲(chǔ)的各數(shù)據(jù)的有效性檢查、和CPU21的工作是否沒(méi)有異常的檢查等。另外，該步驟S4中的自診斷處理與信號(hào)處理模塊30的FPGA33的配置處理(參照后述的圖4的步驟S12?S18)并行地進(jìn)行。然后，進(jìn)入到步驟S5。
[0057]另外，在第I實(shí)施方式中，可以將CPU21構(gòu)成為在通過(guò)上述步驟S4中的自診斷在主存儲(chǔ)器22和閃存23所存儲(chǔ)的各數(shù)據(jù)中檢測(cè)到一些異常、或者在CPU21的工作中檢測(cè)到一些異常的情況下，進(jìn)行使PLC100整體停止的處理。
[0058]接著，在步驟S5中，在信號(hào)處理模塊30的FPGA33的配置中產(chǎn)生了一些錯(cuò)誤(配置錯(cuò)誤)時(shí)，判斷是否在CPU模塊20側(cè)檢測(cè)到從信號(hào)處理模塊30輸出的配置錯(cuò)誤通知(參照后述的圖4的步驟S14和S15)。
[0059]這里，在步驟S5中檢測(cè)到配置錯(cuò)誤通知的情況下，進(jìn)入到步驟S6。然后，在步驟S6中，進(jìn)行停止PLC100整體的處理，并結(jié)束處理。
[0060]另一方面，在步驟S5中未檢測(cè)到配置錯(cuò)誤通知的情況下，進(jìn)入到步驟S7。然后，在步驟S7中，在完成了信號(hào)處理模塊30的FPGA33的配置時(shí)判斷是否檢測(cè)到從信號(hào)處理模塊30輸出的配置完成通知(參照后述的圖4的步驟S16和S17)。
[0061]反復(fù)步驟S7中的處理直到檢測(cè)到配置完成通知為止。并且，在步驟S7中檢測(cè)到配置完成通知的情況下，進(jìn)入到步驟S8。
[0062]接著，在步驟S8中，進(jìn)行與配置后的FPGA33(CPU內(nèi)核33a)之間的連接是否正常的連接確認(rèn)。然后結(jié)束處理。另外，在第I實(shí)施方式中，可以將CPU21構(gòu)成為在該步驟S8中檢測(cè)到與CPU內(nèi)核33a之間的連接有一些異常的情況下，進(jìn)行使PLC100整體停止的處理。
[0063]接著，參照?qǐng)D4說(shuō)明PLC100的電源接通時(shí)的信號(hào)處理模塊30側(cè)的處理流程。
[0064]如圖4所示，在信號(hào)處理模塊3(H則，首先在步驟Sll中，將FPGA33內(nèi)的SRAM等初始化。然后，在信號(hào)處理模塊30側(cè)檢測(cè)到在上述圖3的步驟S2中從CPU模塊20發(fā)送并被存儲(chǔ)到RAM32中、且在上述圖3的步驟S3中從CPU模塊20輸出的配置開(kāi)始指示的情況下，進(jìn)入到步驟S12。
[0065]接著，在步驟S12中，從RAM32讀出在上述圖3的步驟S2中從CPU模塊20發(fā)送且被存儲(chǔ)到RAM32中的配置數(shù)據(jù)231a。然后，進(jìn)入到步驟S13。
[0066]接著，在步驟S13中，根據(jù)在上述步驟S12中從RAM32讀出的配置數(shù)據(jù)231a，開(kāi)始FPGA33的配置。然后，進(jìn)入到步驟S14。
[0067]接著，在步驟S14中，判斷在FPGA33的配置時(shí)是否產(chǎn)生了一些錯(cuò)誤(配置錯(cuò)誤)。這里，在步驟S14中判斷為產(chǎn)生了配置錯(cuò)誤的情況下，進(jìn)入到步驟S15。然后，在步驟S15中，向CPU模塊20輸出用于通知產(chǎn)生了配置錯(cuò)誤的信號(hào)(配置錯(cuò)誤通知)，并結(jié)束處理。
[0068]另一方面，在步驟S14中判斷為未產(chǎn)生配置錯(cuò)誤的情況下，進(jìn)入到步驟S16。然后，在步驟S16中判斷配置是否已完成。反復(fù)該步驟S16的處理直到判斷為配置完成為止。
[0069]在步驟S16中判斷為配置已完成的情況下，進(jìn)入到步驟S17。然后，在步驟S17中，向CPU模塊20輸出用于通知配置已完成的信號(hào)(配置完成通知)，并進(jìn)入到步驟S18。
[0070]進(jìn)而，在步驟S18中，根據(jù)在上述圖3的步驟S2中從CPU21發(fā)送并被存儲(chǔ)到RAM32中的程序數(shù)據(jù)232a，開(kāi)始FPGA33的作為CPU內(nèi)核33a的工作，并結(jié)束處理。另外，上述步驟S12?S18中的處理(FPGA33的配置處理)與上述圖3的步驟S4中的CPU模塊20的自診斷處理并行地進(jìn)行。
[0071]在第I實(shí)施方式中，如上所述，在PLC100的信號(hào)處理模塊30 (圖像處理模塊30a)中設(shè)置易失性的RAM32，RAM32存儲(chǔ)從PLC100的CPU模塊20取得的配置數(shù)據(jù)231a (用于將信號(hào)處理模塊30的FPGA33編程為作為圖像處理模塊30a的CPU內(nèi)核33a執(zhí)行功能的配置信息)。并且，將通過(guò)配置而作為CPU內(nèi)核33a執(zhí)行功能的FPGA33構(gòu)成為可對(duì)RAM32進(jìn)行訪問(wèn)。由此，還能夠?qū)⒋鎯?chǔ)FPGA33的配置數(shù)據(jù)231a的信號(hào)處理模塊30的易失性的RAM32用作如下存儲(chǔ)器，該存儲(chǔ)器用于存儲(chǔ)在將配置后的FPGA33作為CPU內(nèi)核33a進(jìn)行工作時(shí)使用的各種數(shù)據(jù)。其結(jié)果，不需要與存儲(chǔ)FPGA33的配置數(shù)據(jù)231a的存儲(chǔ)器獨(dú)立地設(shè)置用于存儲(chǔ)在將配置后的FPGA33作為CPU內(nèi)核33a進(jìn)行工作時(shí)使用的各種數(shù)據(jù)的存儲(chǔ)器，因此能夠相應(yīng)地實(shí)現(xiàn)信號(hào)處理模塊30的小型化。
[0072]此外，在第I實(shí)施方式中，在信號(hào)處理模塊30 (圖像處理模塊30a)的RAM32中還存儲(chǔ)CPU內(nèi)核33a的程序數(shù)據(jù)232a，并根據(jù)RAM32所存儲(chǔ)的程序數(shù)據(jù)232a使CPU內(nèi)核33a工作。由此，不需要與RAM32獨(dú)立地設(shè)置用于存儲(chǔ)CPU內(nèi)核33a的程序數(shù)據(jù)232a的存儲(chǔ)器，因此能夠進(jìn)一步實(shí)現(xiàn)信號(hào)處理模塊30的小型化。
[0073]此外，在第I實(shí)施方式中，如上所述，將信號(hào)處理模塊30(圖像處理模塊30a)的RAM32用作CPU內(nèi)核33a的作業(yè)用存儲(chǔ)器。由此，不需要與RAM32獨(dú)立地設(shè)置CPU內(nèi)核33a的作業(yè)用存儲(chǔ)器，因此能夠進(jìn)一步實(shí)現(xiàn)信號(hào)處理模塊30的小型化。
[0074]此外，在第I實(shí)施方式中，如上所述，將信號(hào)處理模塊30(圖像處理模塊30a)的RAM32構(gòu)成為也能夠從CPU模塊20的CPU21進(jìn)行訪問(wèn)。由此，與將信號(hào)處理模塊30 (圖像處理模塊30a)的RAM32構(gòu)成為不可從CPU模塊20的CPU21進(jìn)行訪問(wèn)的情況不同，能夠提高控制的便利性。
[0075]此外，在第I實(shí)施方式中，如上所述，信號(hào)處理模塊30 (圖像處理模塊30a)的訪問(wèn)控制部34通過(guò)對(duì)與RAM32連接的總線36b的使用權(quán)競(jìng)爭(zhēng)進(jìn)行協(xié)調(diào)，控制對(duì)RAM32的訪問(wèn)。由此，能夠通過(guò)訪問(wèn)控制部34容易地避免對(duì)RAM32的訪問(wèn)產(chǎn)生競(jìng)爭(zhēng)。
[0076]此外，在第I實(shí)施方式中，如上所述，構(gòu)成為與CPU模塊20的自診斷并行地進(jìn)行信號(hào)處理模塊30 (圖像處理模塊30a)的FPGA33的配置。由此，能夠高效地進(jìn)行信號(hào)處理模塊30 (圖像處理模塊30a)的FPGA33的配置、和CPU模塊20的自診斷。
[0077]此外，在第I實(shí)施方式中，如上所述，構(gòu)成為設(shè)置多個(gè)信號(hào)處理模塊30，與CPU模塊20的自診斷并行地進(jìn)行多個(gè)信號(hào)處理模塊30各自的FPGA33的配置。由此，即使在具有多個(gè)信號(hào)處理模塊30的情況下，也能夠高效地進(jìn)行多個(gè)信號(hào)處理模塊30各自的FPGA33的配置、和CPU模塊20的自診斷。
[0078]此外，在第I實(shí)施方式中，如上所述，在信號(hào)處理模塊30 (圖像處理模塊30a)中設(shè)置了 DMA控制器35，該DMA控制器35用于使得與信號(hào)處理模塊30 (圖像處理模塊30a)連接的照相機(jī)200能夠不經(jīng)由CPU內(nèi)核33a地對(duì)RAM32進(jìn)行訪問(wèn)。由此，例如在照相機(jī)200與信號(hào)處理模塊30之間傳送的圖像數(shù)據(jù)的數(shù)據(jù)量大的情況、以及該圖像數(shù)據(jù)的傳送速度為高速的情況下，能夠通過(guò)DMA控制器35不經(jīng)由CPU內(nèi)核33a地在照相機(jī)200與RAM32之間直接傳送該圖像數(shù)據(jù)。其結(jié)果，能夠使照相機(jī)200與信號(hào)處理模塊30 (圖像處理模塊30a)之間的圖像數(shù)據(jù)的傳送高速化，并且能夠減輕圖像數(shù)據(jù)傳送時(shí)的CPU內(nèi)核33a的負(fù)擔(dān)。
[0079]此外，在第I實(shí)施方式中，如上所述，在信號(hào)處理模塊30 (圖像處理模塊30a)的RAM32中還存儲(chǔ)從與信號(hào)處理模塊30 (圖像處理模塊30a)連接的照相機(jī)200輸入的圖像數(shù)據(jù)。由此，不需要與RAM32獨(dú)立地設(shè)置用于存儲(chǔ)從照相機(jī)200輸入的圖像數(shù)據(jù)的存儲(chǔ)器，因此能夠進(jìn)一步實(shí)現(xiàn)信號(hào)處理模塊30的小型化。
[0080](第2實(shí)施方式)
[0081]接著，參照?qǐng)D5說(shuō)明第2實(shí)施方式的PLC(可編程邏輯控制器)101的結(jié)構(gòu)。在該第2實(shí)施方式中，與在信號(hào)處理模塊30上連接有照相機(jī)200的上述第I實(shí)施方式不同，說(shuō)明在信號(hào)處理模塊30上連接有與電機(jī)301以及編碼器302連接的電機(jī)控制裝置303的例子。另外，PLClOl是“控制裝置”的一例。此外，電機(jī)控制裝置303是“外部輸入裝置”的一例。
[0082]如圖5所示，在第2實(shí)施方式的PLClOl的信號(hào)處理模塊30上，經(jīng)由纜線43連接有與電機(jī)301以及編碼器302連接的電機(jī)控制裝置303。在該第2實(shí)施方式中，通過(guò)在PLClOI的電源接通時(shí)進(jìn)行的配置，將信號(hào)處理模塊30的FPGA33編程為作為信號(hào)處理模塊30b的CPU內(nèi)核33b執(zhí)行功能，該信號(hào)處理模塊30b用于對(duì)來(lái)自編碼器302的反饋等進(jìn)行信號(hào)處理。
[0083]這里，在第2實(shí)施方式中，信號(hào)處理模塊30的I/F電路31b構(gòu)成為包含如下電路，該電路與經(jīng)由纜線43輸出到電機(jī)控制裝置303的模擬信號(hào)以及PWM信號(hào)等對(duì)應(yīng)。
[0084]此外，在第2實(shí)施方式中，在PLClOl的CPU模塊20的閃存23中存儲(chǔ)有配置數(shù)據(jù)231b和程序數(shù)據(jù)232b:所述配置數(shù)據(jù)231b包含用于將信號(hào)處理模塊30的FPGA33編程為作為CPU內(nèi)核33b執(zhí)行功能的信息(配置信息)；所述程序數(shù)據(jù)232b包含用于使配置后的FPGA33作為CPU內(nèi)核33b進(jìn)行工作的工作程序。這些配置數(shù)據(jù)231b和程序數(shù)據(jù)232b與上述第I實(shí)施方式同樣，在PLClOl的電源接通時(shí)從CPU模塊20側(cè)朝向信號(hào)處理模塊30b側(cè)被發(fā)送，并被存儲(chǔ)到信號(hào)處理模塊30b的RAM32中。
[0085]此外,在第2實(shí)施方式中，與上述第I實(shí)施方式同樣，在信號(hào)處理模塊30中設(shè)置有作為易失性的隨機(jī)存取存儲(chǔ)器的RAM32、和作為SRAM方式的現(xiàn)場(chǎng)可編程門(mén)陣列的FPGA33。FPGA33構(gòu)成為通過(guò)根據(jù)RAM32所存儲(chǔ)的配置數(shù)據(jù)231b進(jìn)行的配置，被編程為用于對(duì)來(lái)自編碼器302的反饋等進(jìn)行信號(hào)處理(電機(jī)控制)的CPU內(nèi)核33b。并且，這樣被編程為進(jìn)行信號(hào)處理的CPU內(nèi)核33b的FPGA33構(gòu)成為，根據(jù)RAM32所存儲(chǔ)的程序數(shù)據(jù)232b進(jìn)行工作。
[0086]此外，在該第2實(shí)施方式中，與第I實(shí)施方式同樣，配置后的FPGA33 (CPU內(nèi)核33b)構(gòu)成為能夠?qū)AM32進(jìn)行訪問(wèn)。即，RAM32被用作配置后的FPGA33 (CPU內(nèi)核33b)對(duì)來(lái)自編碼器302的反饋等進(jìn)行信號(hào)處理時(shí)的作業(yè)用存儲(chǔ)器。
[0087]另外，第2實(shí)施方式的其它結(jié)構(gòu)與上述第I實(shí)施方式(參照?qǐng)D1和圖2)相同。
[0088]此外，第2實(shí)施方式的PLClOl的電源接通時(shí)的處理流程(通過(guò)配置將FPGA33編程為作為CPU內(nèi)核33b執(zhí)行功能時(shí)的處理流程)也與上述第I實(shí)施方式(參照?qǐng)D3和圖4)相同。
[0089]此外，第2實(shí)施方式的效果也與上述第I實(shí)施方式相同。
[0090]另外，應(yīng)該認(rèn)為此次公開(kāi)的實(shí)施方式在所有方面都是例示的，而不是限制性的。本發(fā)明的范圍不通過(guò)上述實(shí)施方式的說(shuō)明而通過(guò)權(quán)利要求書(shū)表示，還包含與權(quán)利要求書(shū)同等的意思和范圍內(nèi)的所有變更。
[0091]例如，在上述第I和第2實(shí)施方式中，示出如下PLC (控制裝置)，其具有包含CPU的CPU模塊(控制模塊)、以及包含F(xiàn)PGA (現(xiàn)場(chǎng)可編程門(mén)陣列)和RAM(易失性存儲(chǔ)器)的信號(hào)處理模塊，但也可以是通常的信號(hào)處理裝置，其具有包含現(xiàn)場(chǎng)可編程門(mén)陣列和易失性存儲(chǔ)器的信號(hào)處理模塊。
[0092]此外，在上述第I實(shí)施方式中，如圖2所示，示出使PLC100的信號(hào)處理模塊30作為連接有照相機(jī)200的圖像處理模塊30a執(zhí)行功能的例子，但也可以如圖6所示的第I實(shí)施方式的第I變形例那樣，使PLC102的信號(hào)處理模塊30作為連接有圖像處理裝置400的信號(hào)處理模塊30c執(zhí)行功能，該圖像處理裝置400包含照相機(jī)401、A/D轉(zhuǎn)換器(模擬/數(shù)字轉(zhuǎn)換器)402、存儲(chǔ)器403和圖像處理部404。另外，PLC102是“控制裝置”的一例。此外，圖像處理裝置400是“外部輸入裝置”的一例。
[0093]在圖6所示的第I變形例中，信號(hào)處理模塊30的FPGA33通過(guò)配置，被編程為作為信號(hào)處理模塊30c的CPU內(nèi)核33c執(zhí)行功能，該信號(hào)處理模塊30c對(duì)由圖像處理裝置404內(nèi)的A/D轉(zhuǎn)換器402和圖像處理部404進(jìn)行圖像處理后的圖像數(shù)據(jù)進(jìn)行規(guī)定的信號(hào)處理。此外，在圖6所示的第I變形例中，信號(hào)處理模塊30的I/F電路31c構(gòu)成為包含具有串行通信功能的電路。
[0094]這里，圖6所示的第I變形例的配置與圖1?圖4所示的上述第I實(shí)施方式同樣，根據(jù)從CPU模塊20的閃存23被傳送并存儲(chǔ)到信號(hào)處理模塊30 (30c)的易失性RAM32中的配置數(shù)據(jù)231c進(jìn)行。此外，圖6所示的第I變形例的配置后的FPGA33 (CPU內(nèi)核33c)根據(jù)從CPU模塊20的閃存23被傳送并存儲(chǔ)到信號(hào)處理模塊30 (30c)的RAM32中的程序數(shù)據(jù)232c進(jìn)行工作。
[0095]另外，在圖6所示的第I變形例中，也與圖1?圖4所示的上述第I實(shí)施方式同樣，配置后的FPGA33 (CPU內(nèi)核33c)構(gòu)成為能夠?qū)AM32進(jìn)行訪問(wèn)。即，RAM32被用作配置后的FPGA33(CPU內(nèi)核33b)進(jìn)行規(guī)定的信號(hào)處理時(shí)的作業(yè)用存儲(chǔ)器。
[0096]在圖6所示的第I變形例中，向信號(hào)處理模塊30c輸入由圖像處理裝置400的圖像處理部404進(jìn)行圖像處理后的數(shù)據(jù)，因此輸入到信號(hào)處理模塊30c的數(shù)據(jù)的數(shù)據(jù)量比較小。因此，在圖6所示的第I變形例中，與圖1?圖4所示的上述第I實(shí)施方式不同，不需要在信號(hào)處理模塊30c中設(shè)置DMA控制器(直接存儲(chǔ)器訪問(wèn)控制部)，因此能夠簡(jiǎn)化裝置結(jié)構(gòu)，該DMA控制器用于使得圖像處理裝置400能夠不經(jīng)由FPGA33 (CPU內(nèi)核33b)地對(duì)RAM32進(jìn)行訪問(wèn)。
[0097]此外，在上述第I實(shí)施方式中，如圖2所示，示出使PLC100的信號(hào)處理模塊30作為連接有照相機(jī)200的圖像處理模塊30a執(zhí)行功能的例子，但也可以如圖7所示的第I實(shí)施方式的第2變形例那樣，使PLC103的信號(hào)處理模塊30作為連接有通信裝置500的通信處理模塊30d執(zhí)行功能。另外，PLC103是“控制裝置”的一例。此外，通信裝置500是“外部輸入裝置”的一例。
[0098]在圖7所示的第2變形例中，信號(hào)處理模塊30的FPGA33通過(guò)配置被編程為作為對(duì)從通信裝置500輸入的數(shù)據(jù)等進(jìn)行規(guī)定的信號(hào)處理的通信處理模塊30d的CPU內(nèi)核33d執(zhí)行功能。此外，在圖7所示的第2變形例中，信號(hào)處理模塊30的I/F電路31d構(gòu)成為包含具有串行通信功能的電路。
[0099]這里，圖7所示的第2變形例的配置與圖1?圖4所示的上述第I實(shí)施方式同樣，根據(jù)從CPU模塊20的閃存23被傳送并存儲(chǔ)到信號(hào)處理模塊30d的易失性的RAM32中的配置數(shù)據(jù)231d進(jìn)行。此外，圖7所示的第2變形例的配置后的FPGA33 (CPU內(nèi)核33d)根據(jù)從CPU模塊20的閃存23被傳送并存儲(chǔ)到信號(hào)處理模塊30d的RAM32中的程序數(shù)據(jù)232d進(jìn)行工作。
[0100]另外，在圖7所示的第2變形例中，也與圖1?圖4所示的上述第I實(shí)施方式同樣，配置后的FPGA33(CPU內(nèi)核33d)構(gòu)成為能夠?qū)AM32進(jìn)行訪問(wèn)。S卩，RAM32被用作配置后的FPGA33 (CPU內(nèi)核33d)對(duì)從通信裝置500輸入的數(shù)據(jù)等進(jìn)行信號(hào)處理時(shí)的作業(yè)用存儲(chǔ)器。
[0101]在圖7所示的第2變形例中，在通信裝置500為進(jìn)行高速通信的裝置的情況下，從通信裝置500輸入到信號(hào)處理模塊30 (通信處理模塊30d)的數(shù)據(jù)的數(shù)據(jù)量變得比較大。因此，在該圖7所示的第2變形例中，與圖1?圖4所示的上述第I實(shí)施方式同樣，在信號(hào)處理模塊30(通信處理模塊30d)中設(shè)置有DMA控制器35。由此，在從通信裝置500輸入的數(shù)據(jù)的數(shù)據(jù)量大的情況、以及該數(shù)據(jù)的傳送速度為高速的情況下，能夠不經(jīng)由CPU內(nèi)核33d地將該數(shù)據(jù)量大的數(shù)據(jù)直接傳送到RAM32。其結(jié)果，能夠使信號(hào)處理模塊30 (通信處理模塊30d)內(nèi)的數(shù)據(jù)傳送高速化，并且能夠減輕數(shù)據(jù)傳送時(shí)的CPU內(nèi)核33d的負(fù)擔(dān)。
[0102]此外，在上述第2實(shí)施方式中，如圖5所示，示出使PLC100的信號(hào)處理模塊30作為連接有與電機(jī)301以及編碼器302連接的電機(jī)控制裝置303的信號(hào)處理模塊30b執(zhí)行功能的例子，但也可以如圖8所示的第I實(shí)施方式的第3變形例那樣，使PLC104的信號(hào)處理模塊30作為與編碼器302直接連接的信號(hào)處理模塊30e執(zhí)行功能。另外，PLC104是“控制裝置”的一例。此外，編碼器302是“外部輸入裝置”的一例。
[0103]在圖8所示的第3變形例中，信號(hào)處理模塊30的FPGA33通過(guò)配置被編程為作為對(duì)從編碼器302輸入的信號(hào)進(jìn)行規(guī)定的信號(hào)處理的信號(hào)處理模塊30e的CPU內(nèi)核33e執(zhí)行功能。此外，在圖8所示的第3變形例中，信號(hào)處理模塊30的I/F電路31d構(gòu)成為包含與從編碼器302輸入的信號(hào)對(duì)應(yīng)的電路。
[0104]圖8所示的第3變形例的配置與圖1?圖4所示的上述第I實(shí)施方式同樣，根據(jù)從CPU模塊20的閃存23被傳送并存儲(chǔ)到信號(hào)處理模塊30 (30e)的易失性的RAM32中的配置數(shù)據(jù)231e進(jìn)行。此外，圖8所示的第3變形例的配置后的FPGA33(CPU內(nèi)核33e)根據(jù)從CPU模塊20的閃存23被傳送并存儲(chǔ)到信號(hào)處理模塊30 (30e)的RAM32中的程序數(shù)據(jù)232e進(jìn)行工作。
[0105]另外，在圖8所示的第3變形例中，也與圖1?圖4所示的上述第I實(shí)施方式同樣，配置后的FPGA33 (CPU內(nèi)核33e)構(gòu)成為能夠?qū)AM32進(jìn)行訪問(wèn)。即，RAM32被用作配置后的FPGA33(CPU內(nèi)核33e)進(jìn)行規(guī)定的信號(hào)處理時(shí)的作業(yè)用存儲(chǔ)器。
[0106]在圖8所示的第3變形例中，從編碼器302輸入到信號(hào)處理模塊30e的數(shù)據(jù)由脈沖信號(hào)等構(gòu)成，因此其數(shù)據(jù)量比較小。因此，在圖8所示的第3變形例中，與圖1?圖4所示的上述第I實(shí)施方式不同，不需要在信號(hào)處理模塊30e中設(shè)置DMA控制器(直接存儲(chǔ)器訪問(wèn)控制部)，因此能夠簡(jiǎn)化裝置結(jié)構(gòu)，該DMA控制器用于使得編碼器302能夠不經(jīng)由FPGA33 (CPU內(nèi)核33e)地對(duì)RAM32進(jìn)行訪問(wèn)。
[0107]此外，在上述第I和第2實(shí)施方式中，示出由PLD (程序邏輯器件)構(gòu)成的例子，但也可以不通過(guò)PLD、而通過(guò)專(zhuān)用的器件構(gòu)成，所述PLD被編程為使得訪問(wèn)控制部34具有對(duì)與RAM32連接的總線36b的使用權(quán)競(jìng)爭(zhēng)進(jìn)行協(xié)調(diào)的功能。
【權(quán)利要求】
1.一種控制裝置(100、101、102、103、104)，其中， 所述控制裝置(100、101、102、103、104)具有信號(hào)處理模塊(30、30a、30b、30c、30d、30e)，所述信號(hào)處理模塊(30、30a、30b、30c、30d、30e)包含現(xiàn)場(chǎng)可編程門(mén)陣列(33);以及存儲(chǔ)所述現(xiàn)場(chǎng)可編程門(mén)陣列的配置信息(231a、231b、231c、231d、231e)的易失性存儲(chǔ)器(32)， 所述現(xiàn)場(chǎng)可編程門(mén)陣列構(gòu)成為在配置后也能夠?qū)λ鲆资源鎯?chǔ)器進(jìn)行訪問(wèn)。
2.根據(jù)權(quán)利要求1所述的控制裝置，其中， 所述現(xiàn)場(chǎng)可編程門(mén)陣列構(gòu)成為，通過(guò)根據(jù)所述易失性存儲(chǔ)器所存儲(chǔ)的所述配置信息進(jìn)行配置，作為所述信號(hào)處理模塊的運(yùn)算處理部(33a、33b、33c、33d、33e)執(zhí)行功能， 所述易失性存儲(chǔ)器構(gòu)成為還存儲(chǔ)所述運(yùn)算處理部的工作程序(232a、232b、232c、232d、232e), 所述運(yùn)算處理部構(gòu)成為根據(jù)所述易失性存儲(chǔ)器所存儲(chǔ)的所述工作程序進(jìn)行工作。
3.根據(jù)權(quán)利要求2所述的控制裝置，其中， 所述易失性存儲(chǔ)器構(gòu)成為被用作所述運(yùn)算處理部的作業(yè)用存儲(chǔ)器。
4.根據(jù)權(quán)利要求1?3中的任意一項(xiàng)所述的控制裝置，其中， 所述控制裝置還具有包含CPU (21)的控制模塊(20)， 所述易失性存儲(chǔ)器構(gòu)成為還能夠從所述CPU進(jìn)行訪問(wèn)。
5.根據(jù)權(quán)利要求1?4中的任意一項(xiàng)所述的控制裝置，其中， 所述信號(hào)處理模塊還包含訪問(wèn)控制部(34)，該訪問(wèn)控制部(34)控制對(duì)所述易失性存儲(chǔ)器的訪問(wèn)。
6.根據(jù)權(quán)利要求5所述的控制裝置，其中， 所述訪問(wèn)控制部構(gòu)成為通過(guò)協(xié)調(diào)與所述易失性存儲(chǔ)器連接的總線(36b)的使用權(quán)的競(jìng)爭(zhēng)，控制對(duì)所述易失性存儲(chǔ)器的訪問(wèn)。
7.根據(jù)權(quán)利要求1?6中的任意一項(xiàng)所述的控制裝置，其中， 所述控制裝置還具有包含CPU (21)的控制模塊(20)， 所述現(xiàn)場(chǎng)可編程門(mén)陣列的配置構(gòu)成為與所述控制模塊的自診斷并行地進(jìn)行。
8.根據(jù)權(quán)利要求7所述的控制裝置，其中， 所述信號(hào)處理模塊設(shè)置有多個(gè)， 多個(gè)所述信號(hào)處理模塊各自的所述現(xiàn)場(chǎng)可編程門(mén)陣列的配置構(gòu)成為與所述控制模塊的自診斷并行地進(jìn)行。
9.根據(jù)權(quán)利要求1?8中的任意一項(xiàng)所述的控制裝置，其中， 所述現(xiàn)場(chǎng)可編程門(mén)陣列構(gòu)成為，通過(guò)根據(jù)所述易失性存儲(chǔ)器所存儲(chǔ)的所述配置信息進(jìn)行配置，作為所述信號(hào)處理模塊的運(yùn)算處理部(33a、33d)執(zhí)行功能， 所述信號(hào)處理模塊還包含直接存儲(chǔ)器訪問(wèn)控制部(35)，所述直接存儲(chǔ)器訪問(wèn)控制部(35)用于使得與所述信號(hào)處理模塊連接的外部輸入裝置(200、500)能夠不經(jīng)由所述運(yùn)算處理部地對(duì)所述易失性存儲(chǔ)器進(jìn)行訪問(wèn)。
10.根據(jù)權(quán)利要求1?9中的任意一項(xiàng)所述的控制裝置，其中， 所述易失性存儲(chǔ)器構(gòu)成為還存儲(chǔ)從與所述信號(hào)處理模塊連接的外部輸入裝置(200、302、303、400、500)輸入的數(shù)據(jù)。
11.根據(jù)權(quán)利要求1?10中的任意一項(xiàng)所述的控制裝置，其中， 所述現(xiàn)場(chǎng)可編程門(mén)陣列是SRAM方式的現(xiàn)場(chǎng)可編程門(mén)陣列。
12.一種控制裝置(100、101、102、103、104)的控制方法，所述控制裝置(100、101、102、.103,104)具有:包含CPU(21)的控制模塊(20);以及包含現(xiàn)場(chǎng)可編程門(mén)陣列(33)和易失性存儲(chǔ)器(32)的信號(hào)處理模塊(30、30a、30b、30c、30d、30e)，在所述控制裝置的控制方法中，具有以下步驟: 從所述控制模塊取得所述現(xiàn)場(chǎng)可編程門(mén)陣列的配置信息(231a、231b、231c、231d、231e)并存儲(chǔ)到所述易失性存儲(chǔ)器中； 通過(guò)根據(jù)所述易失性存儲(chǔ)器所存儲(chǔ)的所述配置信息進(jìn)行配置，使所述現(xiàn)場(chǎng)可編程門(mén)陣列作為所述信號(hào)處理模塊的運(yùn)算處理部(33a、33b、33c、33d、33e)執(zhí)行功能；以及 使得能夠從所述運(yùn)算處理部對(duì)所述易失性存儲(chǔ)器進(jìn)行訪問(wèn)，通過(guò)所述運(yùn)算處理部進(jìn)行運(yùn)算處理。
【文檔編號(hào)】H03K19/173GK104137063SQ201280070602
【公開(kāi)日】2014年11月5日 申請(qǐng)日期:2012年2月28日 優(yōu)先權(quán)日:2012年2月28日
【發(fā)明者】巖田吉弘, 石橋直義, 田中道春 申請(qǐng)人:株式會(huì)社安川電機(jī)