根據(jù)檢測到的誤碼率的串化解串器功率節(jié)流的制作方法
【專利摘要】一種系統(tǒng)包括從第一集成電路（IC）到第二IC的第一SerDes鏈路以及從所述第二IC到第一IC的第二鏈路。調(diào)整所述第一鏈路的電路中的功耗設置以控制功耗，以使得所述第一鏈路的比特誤碼率維持在一個范圍內(nèi)，其中，所述范圍的下限基本上大于零。調(diào)整對于所述第二鏈路的電路中的功耗設置以控制功耗，以使得所述第二鏈路的比特誤碼率維持在一個范圍內(nèi)，其中，所述范圍的下限基本上大于零。在一個示例中，所述第二IC中的電路檢測所述第一鏈路中的誤差并且經(jīng)由所述第二鏈路將其報告回來。所述第一IC使用報告的信息來確定對于所述第一鏈路的比特誤碼率。
【專利說明】根據(jù)檢測到的誤碼率的串化解串器功率節(jié)流
【技術(shù)領域】
[0001]本公開涉及串化/解串器(SerDes)設備。
【背景技術(shù)】
[0002]傳統(tǒng)上，計算機中位于計算機的中央處理單元(CPU)和計算機的主存儲器之間的總線是并行總線。隨著計算機的處理吞吐量的增加，以及對存儲器帶寬的需求的增加，將CPU和存儲器之間的總線實現(xiàn)為一個或多個串化/解串器(SerDes)鏈路變得越來越普遍。這些SerDes鏈路傾向于相對昂貴并且通常會消耗大量的功率。因此，SerDes鏈路一般被認為不適用于移動設備(例如蜂窩電話)，因為保持功耗為低對于移動設備非常重要。然而，最近有在諸如蜂窩電話的低功率移動設備中使用SerDes或類SerDes技術(shù)的趨勢。例如，在對于SerDes接口的討論下存在JEDEC (電子工程設計發(fā)展聯(lián)合協(xié)會)提出的標準。這一提出的標準包括使提出的SerDes接口更適用于低功率移動設備的功率節(jié)省特征。除了在提出的JEDEC標準中的SerDes接口，還存在很多其它公知的SerDes設計。這些標準和公知的設計已經(jīng)包括了用于降低功耗的很多特征和方法。
[0003]這樣的功率節(jié)省特征的第一示例涉及在SerDes接口沒有被處理器活動地接入時將該SerDes接口置于低功率模式中。然而，由于典型CPU對存儲器的內(nèi)在隨機訪問使用，存儲器必須本質(zhì)上在大部分時間對于處理器可用(除了休眠模式操作)。結(jié)果，這一功率節(jié)省的第一示例在降低功耗方面只是最低限度有效。功率節(jié)省特征的第二示例包括削減到SerDes的PLL(鎖相環(huán))以及時鐘和數(shù)據(jù)恢復電路(⑶R)的功率并且禁止該SerDes的PLL和⑶R。SerDes鏈路的每一側(cè)包括PLL和⑶R。這一電路會消耗很多功率。有可能在接口不活動時關閉這些電路以降低功耗。不幸的是，要重新打開這些電路并再次具有其功能需要大量時間(安排和鎖定PLL的時間)。如果這些電路在處理器需要存取存儲器時處于關閉狀態(tài)，則將會存在延遲，直到該存儲器可以經(jīng)由SerDes鏈路被存取，并且該延遲有效地拖延了處理器。這是不期望的。功率節(jié)省特征的第三示例在公開的美國專利申請US2006/0115316中有所闡釋。在這一示例中，使SerDes發(fā)射機的信號擺幅盡可能地足夠大以避免發(fā)射誤差。然而，對于移動應用，還需要更多的功率節(jié)省，并且在第一示例和第二示例中，主要功率節(jié)省通過使SerDes接口不可用并且在部分時間內(nèi)不活動來實現(xiàn)，從而使該接口的處理器使用變得復雜并且被部分地折中。

【發(fā)明內(nèi)容】

[0004]一種計算機系統(tǒng)包括處理器集成電路中的SerDes設備和存儲器集成電路中的SerDes設備。這兩個SerDes設備都包括SerDes發(fā)射機部分和SerDes接收機部分。所述存儲器集成電路中的SerDes接收機部分具有用于檢測經(jīng)由第一 SerDes鏈路從所述處理器集成電路中的所述SerDes設備向所述存儲器集成電路中的所述SerDes設備發(fā)送的分組是否包含誤差的誤差檢測機制。在一個示例中，經(jīng)過這一第一 SerDes鏈路發(fā)送的每一個分組包括數(shù)據(jù)有效載荷部分和CRC校驗部分。所述存儲器集成電路中的SerDes設備接收所述分組，并且使用CRC誤差檢測電路來確定所述CRC部分是否適合所述數(shù)據(jù)有效載荷部分。如果檢測到誤差，則所述存儲器集成電路中的SerDes設備經(jīng)由第二 SerDes鏈路向所述處理器集成電路中的SerDes設備報告所述誤差(或多個誤差)的指示。在一個示例中，所述存儲器集成電路中的SerDes設備通過發(fā)送包括健康狀態(tài)標志形式的誤差信息的SerDes “保持活動“同步分組來進行這一報告。將所述保持活動同步分組從所述存儲器集成電路經(jīng)過所述第二 SerDes鏈路發(fā)送到所述處理器集成電路。所述誤差信息可以是由所述存儲器集成電路中的所述SerDes設備維持的對于這一處理器到存儲器鏈路的誤碼率，或者所述誤差信息可以是在經(jīng)過所述第一 SerDes鏈路先前的處理器到存儲器通信中的單個誤差或多個誤差的發(fā)生的指示。所述處理器集成電路中的SerDes設備還具有誤差檢測和糾錯電路，檢測經(jīng)由從所述存儲器集成電路的SerDes設備到所述處理器集成電路的SerDes設備的所述第二鏈路發(fā)送的分組中的誤差。
[0005]所述處理器集成電路中的SerDes設備接收“保持活動“同步分組并且使用由所述分組攜帶的誤差信息來確定對于從所述處理器到所述存儲器的第一 SerDes鏈路的誤碼率。此外，所述SerDes設備使用其誤差檢測CRC校驗部分來檢測經(jīng)由所述第二 SerDes鏈路從所述存儲器集成電路接收到的進來的分組中的誤差。所述處理器集成電路中的SerDes設備使用來自其CRC校驗部分的這一誤差信息來確定對于從存儲器到處理器的第二 SerDes鏈路的誤碼率。
[0006]如果確定的對于所述第一 SerDes鏈路的誤碼率低于對于所述第一 SerDes鏈路的誤碼率下限，則降低所述第一 SerDes鏈路的電路中的功耗。在一個示例中，調(diào)整所述存儲器集成電路中的SerDes接收機的輸入阻抗設置以使所述輸入阻抗較高。這使所述第一SerDes鏈路的比特誤碼率降低。如果確定的對于所述第一 SerDes鏈路的誤碼率高于對于所述第一 SerDes鏈路的誤碼率上限，則通過降低所述存儲器中的SerDes接收機的輸入阻抗設置來增加所述第一 SerDes鏈路的電路中的功耗。這使所述第一 SerDes鏈路的所述比特誤碼率提高。如果確定的對于所述第一 SerDes鏈路的誤碼率在上述上限和所述下限之間，則確定其處于可接受的比特誤碼率范圍內(nèi)并且不改變對于所述第一 SerDes鏈路的電路的功耗設置。
[0007]類似地，如果確定的對于從所述存儲器集成電路到所述處理器集成電路的第二SerDes鏈路的誤碼率低于對于所述第二 SerDes鏈路的誤碼率下限，則調(diào)整所述處理器集成電路中的SerDes接收機的功耗設置以降低所述第二 SerDes鏈路的電路中的功耗，以使得所述第二 SerDes鏈路的比特誤碼率降低。如果確定的對于所述第二 SerDes鏈路的誤碼率高于對于所述第二 SerDes鏈路的誤碼率上限，則調(diào)整所述處理器集成電路中的SerDes接收機的功耗設置以增加所述第二 SerDes鏈路的電路中的功耗，以使得所述第二 SerDes鏈路的比特誤碼率提高。如果確定的對于所述第二 SerDes鏈路的誤碼率位于所述上限和所述下限之間，則確定處于其可接受的范圍內(nèi)，并且不改變所述第二 SerDes鏈路的電路的功耗設置。SerDes鏈路可以包括一對或多對信號。
[0008]由于經(jīng)過所述第一 SerDes鏈路來傳送分組，因此，更新確定的對于所述第一SerDes鏈路的比特誤碼率并且調(diào)整所述存儲器集成電路的SerDes接收機的輸入阻抗設置，以使得所述第一鏈路的誤碼率基本上維持在其可接受的范圍內(nèi)。所述誤碼率下限基本上大于零，因此所述第一 SerDes鏈路的電路的功耗小于否則操作所述鏈路以最小化比特誤差的功耗?？梢哉{(diào)整對于所述第一 SerDes的所述誤碼率上限和下限以改變功耗及其比特誤碼率之間的折中。對于所述處理器和計算機系統(tǒng)的特定操作條件以及環(huán)境條件，可以動態(tài)地控制和優(yōu)化對于所述第一 SerDes鏈路的功耗和比特誤碼率之間的折中。
[0009]類似地，由于經(jīng)過所述第二 SerDes鏈路傳送分組，因此更新確定的對于所述第二SerDes鏈路的比特誤碼率并且調(diào)整所述處理器的SerDes接收機的功耗設置，以使得所述第二鏈路的誤碼率基本上維持在其可接受的范圍內(nèi)。所述誤碼率下限基本上大于零，因此所述第二 SerDes鏈路的電路的功耗小于否則操作所述鏈路以最小化比特誤差的功耗?？梢哉{(diào)整對于所述第一 SerDes鏈路的誤碼率上限和下限以改變功耗和比特誤碼率之間的折中。對于所述處理器和計算機系統(tǒng)的特定工作條件和環(huán)境條件，可以動態(tài)地控制和優(yōu)化對于所述第二 SerDes鏈路的功耗和比特誤碼率之間的折中。
[0010]在所述第一和第二 SerDes鏈路的SerDes接收機中都提供了誤差檢測和糾錯電路。這一誤差檢測和糾錯電路能夠檢測SerDes通信中的一個或多個比特誤差并且糾正單個比特誤差。通過提供這一誤差檢測和糾錯電路，降低了重傳直到經(jīng)過SerDes鏈路成功地傳送了數(shù)據(jù)的需求，盡管事實是將可接受的比特誤碼率范圍的下限設置為基本上大于零。如果提供更加強大的糾錯電路，則可以增加兩個鏈路的可接受的比特誤碼率范圍的下限而基本上不會影響經(jīng)過所述鏈路的重傳率。在其中與其中通過禁止SerDes接收機和妥協(xié)鏈路的使用來降低功耗的現(xiàn)有技術(shù)示例相比SerDes鏈路是活動的并且可用的情況下，可以降低鏈路的SerDes接收機的功耗。
[0011]上面是概述并且因此根據(jù)需要包括了對細節(jié)的簡化、概括和忽略；因此，本領域的普通技術(shù)人員應該意識到，該概述僅僅是說明性的，并且并不意在按照任何方式起限制性作用。由權(quán)利要求單獨定義的其它方面、創(chuàng)造性特征以及本文描述的設備和/或處理的優(yōu)點將會在本文闡釋的非限制性的詳細描述中變得顯而易見。
【專利附圖】

【附圖說明】
[0012]圖1是根據(jù)一個新穎性方面在電池供電的移動通信設備內(nèi)的SerDes系統(tǒng)的簡化圖。
[0013]圖2是說明如何在圖1的系統(tǒng)中接收SerDes信號的波形圖。
[0014]圖3是圖1的SerDes系統(tǒng)的處理器集成電路3中的SerDes設備2的更加詳細的圖。
[0015]圖4是根據(jù)第一新穎性方面的圖1的系統(tǒng)I的操作方法的圖。
[0016]圖5是說明將圖1的系統(tǒng)中的比特誤差維持在其內(nèi)的可接受的比特誤碼率范圍的圖。
[0017]圖6是根據(jù)第二新穎性方面的圖1的系統(tǒng)I的操作方法的圖。
[0018]圖7是在圖1的系統(tǒng)的處理器集成電路3中的SerDes設備2的操作方法的流程圖。
[0019]圖8是在圖1的系統(tǒng)的存儲器集成電路5中的SerDes設備4的操作方法的流程圖。
[0020]圖9是圖1的系統(tǒng)的SerDes接收機RX16的簡化電路圖。
[0021]圖10是圖1的系統(tǒng)的均衡器17的簡化圖。[0022]圖11是圖1的系統(tǒng)的⑶R電路18內(nèi)的四相采樣器424的圖。
[0023]圖12是圖1的系統(tǒng)的⑶R電路18內(nèi)的早遲檢測器443的圖。
[0024]圖13是說明數(shù)據(jù)如何在圖1的系統(tǒng)中從解串器19傳遞到控制器6中的圖。
[0025]圖14是圖1的系統(tǒng)的⑶R電路18內(nèi)的環(huán)路濾波器66的圖。
[0026]圖15是圖1的系統(tǒng)的⑶R電路18內(nèi)的四相時鐘生成器469的圖。
[0027]圖16是圖1的系統(tǒng)的PLL12的圖。
[0028]圖17是示出了從PLL12輸出到導體487上的信號的圖表。
[0029]圖18是圖1的系統(tǒng)的發(fā)射電路的簡化圖。
[0030]圖19是示出了改變SerDes接收機的輸入阻抗如何影響在SerDes鏈路另一端上的SerDes發(fā)射機的功耗的圖。
[0031]圖20是示出了圖1的系統(tǒng)的處理器集成電路3中的SerDes設備2中的功耗的分解的圓形分格統(tǒng)計圖表。
[0032]圖21是示出了 SerDes設備2在較高功率模式和較低功率模式中總的功耗的圖表。
[0033]圖22示出了其中SerDes鏈路是寬帶信道的示例。
[0034]圖23示出了其中SerDes鏈路是稍微頻帶受限的信道的示例。
[0035]圖24示出了其中SerDes鏈路是明顯頻帶受限的信道的示例。
【具體實施方式】
[0036]圖1是包括處理器集成電路3中的SerDes設備2和存儲器集成電路5中的SerDes設備4的系統(tǒng)I的圖。在一個示例中，系統(tǒng)I是諸如蜂窩電話手機的電池供電的無線移動通信設備。SerDes設備2包括控制器部分6、SerDes發(fā)射機部分7和SerDes接收機部分8。SerDes設備4包括控制器部分9、SerDes發(fā)射機部分10和SerDes接收機部分11。將處理器集成電路3的SerDes設備2中的鎖相環(huán)(PLL)12視為既是SerDes發(fā)射機部分7的一部分也是SerDes接收機部分8的一部分。同樣，將存儲器集成電路5的SerDes設備4中的PLL13視為既是SerDes發(fā)射機部分10的一部分也是SerDes接收機部分11的一部分。
[0037]處理器集成電路3的SerDes發(fā)射機部分7包括被稱為串化器的并行到串行電路14以及發(fā)射機驅(qū)動器TX15。處理器集成電路3的SerDes接收機部分8包括接收機放大器RX16、均衡器17、時鐘和數(shù)據(jù)恢復(CDR)電路18以及被稱為解串器的串行到并行電路19。控制器部分6包括鏈路控制器20，該鏈路控制器20轉(zhuǎn)而包括誤差檢測電路21、糾錯電路22以及一對寄存器23和24。中央處理單元(CPU)25經(jīng)由并行的本地總線功能27與本地高速緩沖存儲器26和控制器6進行通信。符號28和29代表發(fā)射機TX15經(jīng)過其在第一 SerDes鏈路31的兩個相對應的導體30上發(fā)射差動SerDes信號的兩個集成電路端子。符號32和33代表接收機RX16經(jīng)過其從第二 SerDes鏈路35的兩個相對應的導體34接收差動SerDes信號的兩個集成電路端子。
[0038]存儲器集成電路5的SerDes發(fā)射機部分10包括并行到串行電路36和發(fā)射機TX37。存儲器集成電路5的SerDes接收機部分11包括接收機放大器RX38、均衡器39、時鐘和數(shù)據(jù)恢復(CDR)電路40以及串行到并行電路41。控制器部分9包括鏈路控制器42，該鏈路控制器42轉(zhuǎn)而包括誤差檢測電路43、糾錯電路44以及一對寄存器45和46。多個存儲器47經(jīng)由總線接口 48耦接到控制器9。符號49和50代表發(fā)射機TX37經(jīng)過其在第二SerDes鏈路35的兩個導體34上發(fā)射差動SerDes信號的兩個集成電路端子。符號51和52代表接收機RX38經(jīng)過其從第一 SerDes鏈路31的兩個導體30接收差動SerDes信號的兩個集成電路端子。
[0039]圖2是經(jīng)過圖1的SerDes鏈路傳送的SerDes信號的波形圖。以經(jīng)過第一 SerDes鏈路31傳送的SerDes信號為例。信號RX+和RX-是在存儲器集成電路5的輸入端子51和52上接收的位于導體30上的SerDes信號。圖2中標記為0o、90o、180o和270ο的波形代表由時鐘和數(shù)據(jù)恢復(CDR)40生成的多相時鐘信號。這些恢復的時鐘信號用于對接收機RX3的差動輸出進行采樣?；謴偷臅r鐘信號中的一個在每一個比特的中間轉(zhuǎn)變?yōu)槿缰甘镜倪M來的串行數(shù)據(jù)流的幾倍高，以使得可以對該串行數(shù)據(jù)流的值進行采樣。圖2中標記為“解串器輸入”的波形代表由圖1的均衡器和⑶R塊39、40輸出的信號。圖2中標記為“解串器輸出”的波形代表圖1的串行到并行電路41的八比特并行輸出。要注意的是，在端子51和52處作為差動信號RX+和RX-串行接收的比特值1，0，0，I和I的串行流，以數(shù)字形式在解串器電路41的八比特輸出處進行輸出，如波形“解串器輸出”所指示的。在本示例中，每一個納秒傳送一個比特。這對應于千兆比特每秒的比特率。
[0040]圖3是處理器集成電路3中的SerDes設備2的更加詳細的圖?？刂破?輸出多比特數(shù)字功耗設置53。功耗設置53是供應到SerDes設備的各個子塊的多個數(shù)字設置54、55、58、61和64的合成。例如，第一設置54是供應到發(fā)射機TX15的多比特數(shù)字值。設置54設置發(fā)射機TX15的輸出阻抗。發(fā)射機的輸出阻抗確定SerDes發(fā)射機15將利用其驅(qū)動輸出信號的發(fā)射機處的邊緣速率和信號反射。在較低功率模式中，發(fā)射機TX15的輸出阻抗較高(較慢的邊緣速率)，而在較高功率模式中，發(fā)射機TX15的輸出阻抗較低(較快的邊緣速率)。輸出阻抗較高還是較低由設置54的值來確定。此外，存在設置處理器中的SerDes設備的發(fā)射機TX向其驅(qū)動該發(fā)射機TX的輸出的高信號電平和低信號電平的電平(電流電平)的VDIFF設置。在較低功率設置中，高信號電平和低信號電平之間存在較小的差異(電流差)，而在較高功率設置中，在高信號電平和低信號電平之間存在較大的差異(電流差)。在圖3的標注中，“LP”指示較低功率模式或設置，而“HP”指示較高功率模式或設置?！癬25%”標注指示發(fā)射機TX在較低功率模式中消耗的功率比其在較高功率模式中的功耗大致少百分之二十五。
[0041]第二設置是供應到接收機RX16的設置55。設置55包括一個比特的端接選擇值部分(TERM_SELECT)56和多比特端接值部分(TERM_VALUE) 57。在較低功率模式中，禁止低阻抗端接以使得從端子32和33到接收機RX16的輸入阻抗相對高。這一阻抗可能大于導體34和第二 SerDes鏈路35的其它部分的線性阻抗。使用這一較高輸入阻抗通常會產(chǎn)生不期望的信號反射，這會造成差的接收機信號質(zhì)量。在較高功率模式中，使能端接并且接收機RX16的輸入阻抗較低。在一個示例中，使進入接收機RX16的較低輸入阻抗與導體34和第二 SerDes鏈路35的線性阻抗匹配，并且產(chǎn)生較高的接收機信號質(zhì)量。通過多比特端接值部分(TERM_VALUE) 57來確定輸入阻抗的實際值。如由“_20%”標注指示的，接收機RX16在較低功率模式中消耗的功率比其在較高功率模式中的功耗大致少百分之二十。
[0042]第三設置是供應到均衡器17的設置58。設置58包括均衡器開啟部分(EQ_P0WER_ON) 59和均衡器選擇部分(EQ_SELECT) 60。在較低功率模式中，均衡器開啟部分具有使均衡器關閉從而其不被加電的值。在較高功率模式中，均衡器開啟部分具有使均衡器開啟并加電的值，并且還充分使能高頻增強功能。取決于均衡器選擇部分60的值，或者使能或者禁止高頻增強。如“_50%”標注指示的，接收機均衡器17在較低功率模式中消耗的功率比其在較高功率模式中的功耗少大致百分之五十。
[0043]第四設置是設置61。將設置61供應到時鐘和數(shù)據(jù)恢復(⑶R)電路18。設置61包括第二階選擇部分(SEC0ND_0RDER_SELECT)62和精細選擇部分(FINE_SELECT)63。在較低功率模式中，CDR電路18內(nèi)的環(huán)路濾波器66配置為第一階低通濾波器，而在較高功率模式中，該環(huán)路濾波器配置為第二階低通濾波器。環(huán)路濾波器66配置為第一階濾波器或者第二階濾波器由第二階選擇部分62的值確定。在較低功率模式中，時鐘和數(shù)據(jù)恢復使用較少的多相時鐘信號(粗糙)來進行。在較高功率模式中，時鐘和數(shù)據(jù)恢復使用較多的多相時鐘信號(精細)來進行。使用較少還是較多的多相時鐘信號由精細選擇部分63的值來確定。如“-25%”標注指示的，時鐘和數(shù)據(jù)恢復電路18在較低功率模式中消耗的功率比其在較高功率模式中的功耗大致少百分之二十五。
[0044]第五設置是被供應到PLL12的設置64。設置64允許在某些條件下降低PLL驅(qū)動到CDR的多相時鐘信號的數(shù)量以節(jié)省功率。在這一特定示例中，供應到PLL12的設置64與供應到⑶R電路18的設置61的精細選擇部分(FINE_SELECT)63相同，但是在其它示例中，設置64還可以包括用于控制PLL的其它部分的額外的數(shù)字控制比特。在較低功率模式中，PLL向CDR驅(qū)動較少的多相時鐘信號，而在較高功率模式中，PLL向CDR驅(qū)動較多的多相時鐘信號。PLL向CDR驅(qū)動較少或較多的多相時鐘信號由設置64的值確定。如“_25%”標注指示的，PLL12在較低功率模式中消耗的功率比其在較高功率模式中的功耗少大致25%。
[0045]所有這些設置54、55、58、61和64以經(jīng)由從控制器6到電路15_18和12中的各個適當電路的導體65的合成功耗設置53的形式來供應，如圖3中說明的。控制器6可以通過改變供應到SerDes發(fā)射機部分7的設置54的值來增加或減少第一 SerDes鏈路31的功耗?？刂破?可以通過改變供應到SerDes接收機部分8的設置55、58、61和64的值來增加或減少第二 SerDes鏈路35的功耗。在SerDes電路的這些各個部分中消耗的功率量與相關聯(lián)的SerDes鏈路的比特誤碼率之間存在關系。隨著將電路的一部分的功耗降低得越來越多，在某一點處該電路的功耗的進一步降低開始使性能惡化并且使其顯示出比特誤碼率的增加。如下面進一步解釋的，調(diào)整SerDes電路的功耗設置以使得SerDes電路中不會發(fā)生過度的功耗。這通過控制SerDes鏈路的電路的功耗以使得該鏈路的誤碼率維持在可接受的范圍內(nèi)來實現(xiàn)，其中該誤碼率范圍的下限基本上大于零。按照這種方式控制第一和第二 SerDes鏈路31和55中的每一個的功耗。
[0046]圖4是根據(jù)第一新穎性方面的圖1的系統(tǒng)I的操作方法的圖。圖4中的圓圈中的“I”指示第一步驟。處理器集成電路3的SerDes設備經(jīng)過第二 SerDes鏈路從存儲器集成電路5的SerDes設備接收第一 SerDes通信。圖4中的圓圈中的“2”指示第二步驟。處理器集成電路3的控制器6中的誤差檢測電路21校驗具有SerDes通信的CRC值的該SerDes通信的數(shù)據(jù)有效載荷，并且從而確定是否發(fā)生了一個或多個比特誤差。圖4中的圓圈中的“3”指示第三步驟。關于是否發(fā)生比特誤差的確定的信息用于確定并更新對于第二 SerDes鏈路的比特誤碼率。將這一比特誤碼率維持在寄存器23中。然后，確定更新的對于第二SerDes鏈路的比特誤碼率是否在該第二 SerDes鏈路的可接受的比特誤碼率范圍內(nèi)。如果更新的比特誤碼率在可接受的范圍內(nèi)，則不調(diào)整功耗設置53。然而，如果更新的比特誤碼率太低并且低于可接受的范圍，則調(diào)整功耗設置(如圖4中的圓圈中的“4”指示的第四步驟)以降低處理器集成電路3的SerDes接收機部分8中的功耗，以使得比特誤碼率增加并且返回到可接受的范圍。另一方面，如果比特誤碼率太大并且高于可接受的范圍，則調(diào)整功耗設置(第四步驟)以增加處理器集成電路3的SerDes接收機部分8中的功耗，以使得比特誤碼率降低并返回到可接受的范圍。
[0047]圖5是說明可接受的比特誤碼率范圍67的圖。在這一情況下，范圍67的下限是每傳送的10E12比特一個比特誤差。在這一情況下，范圍67的上限是每傳送的10E9比特一個比特誤差。要注意的是，該下限68基本上大于零。沒有增加功耗來使第二 SerDes鏈路最低可能的比特誤碼率最大程度地可靠，而不是控制功耗來將該比特誤碼率保持在可接受的范圍中。
[0048]應該理解的是，圖5的上限和下限是特定實施例的示例。在一個示例中，下限基本上大于零，從這一意義上來說，它僅僅是足夠低以使得造成重傳的誤差類型(例如，特定實施例中的雙重誤差)不會比每秒大約十次更頻繁地發(fā)生。因此，在這一情況下，比特誤碼率的實際下限取決于感興趣的SerDes鏈路的信道特性以及特定實現(xiàn)的SerDes接收電路的誤差檢測和糾錯能力。
[0049]圖6是根據(jù)第二新穎性方面的圖1的系統(tǒng)I的操作方法的圖。圖6中的圓圈中的“I”指示第一步驟。處理器集成電路3的SerDes設備2經(jīng)過第一 SerDes鏈路向存儲器集成電路5的SerDes設備4發(fā)射第一 SerDes通信。圖6中的圓圈中的“2”指示第二步驟。存儲器集成電路5的控制器9中的誤差檢測電路43校驗具有SerDes通信的CRC值的該SerDes通信的數(shù)據(jù)有效載荷，并且從而確定是否發(fā)生了一個或多個比特誤差。圖6中的圓圈中的“3”指示第三步驟。存儲器集成電路5中的SerDes設備向處理器集成電路3的SerDes設備發(fā)射回第二 SerDes通信,其中這一 SerDes通信包含指不在第一 SerDes通信中檢測到多少個比特誤差的誤差信息。在一個示例中，這一第二 SerDes通信是包括指示檢測到的多個比特誤差的健康狀態(tài)標志的保持活動同步分組。圖6中的圓圈中的“4”指示第四步驟。處理器集成電路3的SerDes設備中的控制器6接收第二 SerDes通信并且使用在該第二 SerDes通信中包含的誤差信息來確定并更新對于第一 SerDes鏈路的比特誤碼率。在一個示例中，控制器6維持其嘗試經(jīng)過第一 SerDes鏈路向存儲器的SerDes設備發(fā)送的比特數(shù)量的流水數(shù)。此外，其通過對由SerDes設備在保持活動同步分組中報告的比特誤差進行加和來維持經(jīng)過第一 SerDes鏈路發(fā)生的比特誤差的數(shù)量的流水數(shù)。將比特誤差的總數(shù)量除以嘗試要發(fā)送的比特的總數(shù)量就是比特誤碼率。將對于第一 SerDes鏈路更新的比特誤碼率存儲在寄存器24中。然后確定這一更新的對于第一 SerDes鏈路的比特誤碼率是否在對于第一 SerDes鏈路的可接受的比特誤碼率的范圍內(nèi)。如果更新的比特誤碼率在可接受的范圍中，則不調(diào)整該第一 SerDes的電路的功耗設置。然而，如果該比特誤碼率太低并且低于可接受的范圍，則處理器集成電路3的SerDes設備經(jīng)由第一 SerDes鏈路向存儲器集成電路5的SerDes設備發(fā)射第三SerDes通信(第五步驟)。這一第三SerDes通信包括使存儲器集成電路5的SerDes設備中的接收機電路降低其功耗的控制分組或其它信息，從而增加第一 SerDes鏈路的比特誤碼率。在一個示例中，該第三SerDes通信使存儲器集成電路5的SerDes設備增加(第六步驟)接收機RX38的輸入阻抗。這具有降低整個第一SerDes鏈路的功耗的效果并且具有增加比特誤碼率的效果。該比特誤碼率以這種方式增加直到其在對于第一 SerDes鏈路的可接受的范圍內(nèi)。然而，如果確定更新的第一 SerDes鏈路的比特誤碼率太大(高于對于該第一 SerDes鏈路的可接受的范圍)，則處理器集成電路3的SerDes設備經(jīng)由第一 SerDes鏈路向存儲器集成電路5的SerDes設備發(fā)射第三SerDes通信，但是這一第三SerDes通信包括使存儲器集成電路5的SerDes設備降低(第六步驟)接收機RX38的輸入阻抗的控制分組或其它信息。降低接收機RX38的輸入阻抗具有增加第一 SerDes鏈路的功耗并且從而降低比特誤碼率的效果。第一 SerDes鏈路的比特誤碼率以這種方式降低直到該比特誤碼率在對于第一 SerDes鏈路的可接受的范圍內(nèi)。因此，在控制環(huán)路中控制對于該第一和第二 SerDes鏈路的比特率以便將其維持在它們可接受的比特率范圍內(nèi)。
[0050]圖7是由處理器集成電路3中的SerDes設備2執(zhí)行的方法200的流程圖。該方法包括控制第一和第二 SerDes鏈路31和35的比特誤碼率。首先，在處理器集成電路3上經(jīng)由第二 SerDes鏈路從存儲器集成電路5接收分組(步驟201)。使用處理器集成電路3中的誤差檢測電路(步驟202)來檢測接收到的分組中的比特誤差的數(shù)量。為了維持數(shù)據(jù)完整性，處理器集成電路3的控制器6還校正分組中的單個比特誤差并且在分組中存在兩個或更多個誤差時從存儲器重新請求數(shù)據(jù)。以接收到的比特的數(shù)量以及檢測到的比特誤差的數(shù)量為基礎，重新計算(步驟203)并且更新對于該第二 SerDes鏈路35的比特誤碼率。然后，處理器集成電路3中的控制器6將更新的比特誤碼率與對于第二 SerDes鏈路的可接受的比特誤碼率范圍的上限和下限進行比較(步驟204)。如果更新的比特誤碼率在該范圍內(nèi)(步驟205)，則跳過步驟206，并且不改變處理器集成電路3的SerDes接收機部分8的功耗設置。然而，如果更新的比特誤碼率不在該范圍內(nèi)(步驟205)，則調(diào)整處理器集成電路3的SerDes接收機部分8的功耗設置(步驟206)以便將比特誤碼率帶回到該范圍內(nèi)。如果更新的比特誤碼率太高，則這一調(diào)整包括增加SerDes接收機的限制比特誤碼率的部分的功耗。如果更新的比特誤碼率太低，則削減SerDes接收機的功耗直到比特誤碼率回到可接受的范圍中。
[0051]在步驟201中接收的分組包含由存儲器集成電路5中的SerDes設備生成的與經(jīng)過第一 SerDes鏈路31的較早SerDes通信有關的誤差信息。例如，該誤差信息可以指示由存儲器集成電路在經(jīng)過第一 SerDes鏈路31的較早SerDes通信中檢測到的比特誤差的數(shù)量。在步驟207中，這一誤差信息用于重新計算對于第一 SerDes鏈路的誤碼率。處理器集成電路3中的控制器6維持經(jīng)過第一 SerDes鏈路31傳輸?shù)酱鎯ζ骷呻娐?的總比特數(shù)量之和，并且控制器6使用該誤差信息來跟蹤由存儲器集成電路5檢測到的這些通信中的比特誤差的總數(shù)量。然后，將產(chǎn)生的對于該第一 SerDes鏈路31的更新的比特誤碼率與對于第一 SerDes鏈路31的可接受的誤碼率范圍的上限和下限進行比較(步驟208)。如果更新的比特誤碼率在該范圍內(nèi)(步驟209)，則跳過步驟210，以使得處理器集成電路3不會使存儲器集成電路5改變SerDes接收機38的輸入阻抗。然而，如果更新的比特誤碼率不在該范圍內(nèi)(步驟209)，則處理器集成電路3的SerDes設備經(jīng)過第一 SerDes鏈路31向存儲器集成電路5的SerDes設備發(fā)送控制分組(步驟210)，并且這一控制分組使得按照這樣的方式來調(diào)整SerDes接收機38的輸入阻抗以將比特誤碼率帶回到范圍中。如果更新的比特誤碼率太高，則該控制分組使輸入阻抗減小，從而增加第一 SerDes鏈路31的部分的功耗并且減小比特誤碼率。如果更新的比特誤碼率太低，則該控制分組使輸入阻抗增加，從而降低第一 SerDes鏈路31的部分的功耗并且增加比特誤碼率。例如，該控制分組可以引起對SerDes接收機38的控制寄存器(未示出)的寫入，該控制寄存器中的值確定SerDes接收機38的輸入阻抗。
[0052]圖8是由存儲器集成電路5中的SerDes設備4執(zhí)行的方法300的流程圖。經(jīng)過第一 SerDes鏈路31從處理器集成電路3接收分組。誤差檢測電路43校驗(步驟302)具有在該分組中攜帶的CRC的該分組的數(shù)據(jù)有效載荷，以確定在該分組的接收中是否存在一個或多個比特誤差。如果在步驟302中沒有檢測到誤差，則處理直接進行到步驟303。如果該分組是控制分組以調(diào)整SerDes接收機38的輸入阻抗，則相應地調(diào)整SerDes接收機的輸入阻抗(步驟303)。然而，如果在步驟302中檢測到一個誤差，則控制器9自增在控制器9上維持的對于第一 SerDes鏈路31的誤差計數(shù)和(步驟304)(可選)，并且經(jīng)由第二 SerDes鏈路35向處理器集成電路3中的SerDes設備2發(fā)送誤差信息(步驟305)，其中該誤差信息指示檢測到的比特誤差的數(shù)量。采用一種誤差檢測和糾錯機制，其中如果進來的分組包含單個比特誤差，則檢測電路43檢測該單個誤差，并且糾錯電路44對該誤差進行校正，而如果進來的分組包含兩個比特誤差，則檢測電路43檢測這兩個誤差，但是糾錯電路44不能夠?qū)@兩個誤差進行校正。因此，在步驟306中，糾錯電路44對進來的分組中的單個比特誤差進行校正，并且根據(jù)需要使用數(shù)據(jù)有效載荷。如果在步驟302中檢測到多個誤差，則處理進行到步驟307。對于第一 SerDes鏈路31的誤差計數(shù)和以檢測到的比特誤差的數(shù)量自增(步驟302)，并且存儲器集成電路5中的SerDes設備經(jīng)由第二 SerDes鏈路35向處理器集成電路3中的SerDes設備2發(fā)送誤差信息(步驟308)，其中該誤差信息指示檢測到的比特誤差的數(shù)量。存儲器集成電路5中的SerDes設備4還經(jīng)由第二 SerDes鏈路35向處理器集成電路3中的SerDes設備2發(fā)送重傳請求(步驟309)，其中該重傳請求是重傳被檢測到具有多個誤差的分組的請求。該重傳請求可以是包含步驟308的誤差信息的相同分組，或者該重傳請求可以是不同的分組。
[0053]圖9是SerDes接收機16的一個示例的更加詳細的圖。這一示例中的SerDes接收機38具有相同的構(gòu)造。端子RX+32和端子RX-33從導體34接收具有千兆比特每秒的比特率的差分的進來信號。端接輸入阻抗開啟/關閉信號TERM_SELECT56是一個比特的數(shù)字信號并且是設置55的一部分，對于多比特數(shù)字端接輸入阻抗量級控制信號TERM_VALUE57也是如此。如果TERM_SELECT56是數(shù)字邏輯低，則開關401和402是如圖所說明地打開，而如果TERM_SELECT56是數(shù)字邏輯高，則開關401和402閉合。如果開關打開，則進入接收機RX16的阻抗為高并且不受電阻器403和404的電阻影響。該輸入阻抗是放大器405和406的輸入阻抗。這是相對高的輸入阻抗。如果開關閉合，則進入接收機RX16的阻抗較低并且受到電阻器403和404的電阻以及電容器407和408的電容影響。
[0054]圖10是均衡器17的一個示例的更加詳細的圖。在其較低功率模式或設置中，一個比特的數(shù)字信號EQ_P0WER_0N59為數(shù)字邏輯低，并且開關409打開，以使得活動電路410-413未加電。一個比特的數(shù)字信號EQ_SELECT60也是數(shù)字邏輯低，并且設置開關414和416以使得輸入線418上的信號經(jīng)由導體419旁路該被禁止且未加電的活動電路410和412，并且傳遞到輸出線420。類似地，設置開關415和417以使得輸入線421上的信號經(jīng)由導體422旁路該被禁止且未加電的活動電路411和413，并傳遞到輸出線423。在其較高功率模式或設置中，EQ_P0WER_0N59為數(shù)字邏輯高并且開關409閉合，以使得活動電路410-413被加電。EQ_SELECT60是數(shù)字邏輯高并且開關414和416處于圖10中指示的位置中。輸入線418上的信號經(jīng)過高頻增強電路412，并且然后經(jīng)過放大器410，到達輸出線420。輸入線421上的信號經(jīng)過高頻增強電路413，并且然后經(jīng)過放大器411，并到達輸出線423。高頻增強電路412和413是通過信號的較低頻率分量的電路，相比于該信號的較高頻率分量被放大的量，以較小的放大量(小于2dB的增益)處理該信號的較低頻率分量。在這一示例中，較高頻率分量是頻率700MHz和更高的分量。該高頻增強改善了其中SerDes鏈路35是頻帶受限信道的情況下的接收機性能?？刂菩盘朎Q_POWER_ON59和EQ_SELECT60共同構(gòu)成供應到均衡器的設置58。
[0055]圖11是圖3的⑶R電路18的四相采樣器部分424的簡化圖。圖11的輸入線425耦接到圖10的輸出線420。這兩條線是相同的導體和節(jié)點的部分。類似地，圖11的輸入線426耦接到圖10的輸出線423。這兩條線是相同導體和節(jié)點的部分。信號0°、90°、180°和270°是從PLL12接收的四相時鐘信號。這些信號具有千兆比特每秒的通信速率一半的頻率。由于開關427-434的操作，比較器435-438將輸入線425和426上的差分信號量化為單端數(shù)字信號。這一量化發(fā)生在四個采樣時間:零度、九十度、一百八十度和兩百七十度。比較器435-438在輸出線439-442上輸出單端采樣的數(shù)據(jù)信號0° SD,90° SD、180° SD和270。SD0
[0056]圖12是圖3的⑶R電路18的早遲檢測器部分443的圖。早遲檢測器部分的輸入線444-447耦接到圖11的四相采樣器部分424的輸出線439-442。進來的采樣的數(shù)據(jù)信號0° SD,90° SD、180° SD和270° SD由觸發(fā)器448-451在信號0°的上升沿的時間存儲在導體452上。這一信號“0° ”是由圖15的電路輸出的時鐘恢復信號。圖表453指示了由查找表455輸出的導體454上的兩比特值H/R/A (保持/推遲/提前)的含義。兩比特值H/R/A指示恢復的時鐘是否應該在相位上提前、在相位上不調(diào)整或者在相位上推遲以使得數(shù)據(jù)的采樣將是理想的。
[0057]圖13是說明解串器19的操作的圖。輸入線456和457上的信號0° SD和180° SD代表數(shù)據(jù)的偶數(shù)和奇數(shù)采樣。信號0° SD是圖11的輸出線439上的信號。信號ISOoSD是圖11的輸出線441上的信號。解串器19包括移位寄存器、控制電路和多路復用器。0° SD信號和180° SD信號的值以一個接一個反復的交替方式移位到移位寄存器中。在8次這些移入操作結(jié)束時得出的移位寄存器的八比特并行輸出是導體459上的信號458。由于這些八比特值的每一個連續(xù)比特在移位寄存器的輸出上變?yōu)橛行?，因此將其推入控制?中的先進先出(FIFO)彈性緩存460中。CPU經(jīng)由另一端口讀取該FIFO彈性緩存460的數(shù)據(jù)出。通過解串器19到FIF0460的寫入和通過CPU從FIF0460的讀出彼此異步，但是具有相同的歸一速率。(應該理解的是，離開解串器并進入控制器的并行數(shù)據(jù)和從控制器傳遞到解串器的并行數(shù)據(jù)可以是除了 8比特以外的比特數(shù)量。這里描述的八比特并行數(shù)據(jù)僅僅是一個示例)。
[0058]圖14是圖13的⑶R電路18中的環(huán)路濾波器66的圖。環(huán)路濾波器是對來自圖12的早遲檢測器443的兩比特數(shù)字值H/R/A的流進行濾波的數(shù)字濾波器。如果僅采用虛線461中的電路，則該數(shù)字濾波器配置為第一階低通濾波器。如果采用虛線462內(nèi)的所有電路，則該數(shù)字濾波器配置為第二階低通濾波器。與該環(huán)路濾波器66配置為第一階低通濾波器還是第二階低通濾波器無關，該濾波器的輸出表現(xiàn)為導體463上的16比特值的流。輸入線464上的SECOND_ORDER_SEL信號62是供應到圖3中的⑶R電路18的設置61的一部分。當?shù)诙A濾波器被禁止時，阻止時鐘信號CLK (由開關465打開來表示)對累加器466進行計時，而當?shù)诙A濾波器被使能時，不再斷開該時鐘信號CLK。由于該電路是數(shù)字的，因此，由于數(shù)字電路的靜態(tài)功耗低而降低了功耗。當?shù)诙A濾波器被禁止時，開關467和468處于圖中說明的位置中，而當?shù)诙A濾波器被使能時，開關467和468處于它們相反的位置中。由于該環(huán)路濾波器的低通濾波作用，導體463上的16比特信號是緩慢變化的信號。
[0059]圖15是圖3的⑶R18的四相時鐘生成器部分469的圖。來自環(huán)路濾波器66的每一個16比特值的5個最高有效位470用于選擇從PLL接收的500MHz主時鐘472的多相信號471中的某幾個。箭頭472或者代表較低功率模式中的500MHz主時鐘信號的四個相位，或者代表較高功率模式中的500MHz主時鐘的八個相位。存在8個信號導體，但是在較低功率模式中，沒有信號驅(qū)動到這些導體中的四個上。在較低功率模式中，存在16個不同的多相信號471 (在這一模式中，16個導體中的每一對攜帶不同的相位信號)，而在較高功率模式中，存在32個不同的多相信號471 (在這一模式中，32個導體的每一個攜帶不同的相位信號)。
[0060]為了選擇多相信號471中的適當幾個，將從環(huán)路濾波器接收到的每個十六比特值的5個最高有效位470供應到查找表473。查找表473的輸出確定多相信號471中的哪一個將由多路復用器474供應作為導體475上的Oo信號，多相信號471中的哪一個將由多路復用器476供應作為導體477上的90°信號，多相信號471中的哪一個將由多路復用器478供應作為導體479上的180°信號，以及多相信號471中的哪一個將由多路復用器480供應作為導體481上的270°信號。查找表473提供從進來的五比特值470的映射，該進來的五比特值470指示對于0°、90°、180°和270°中的每一個選擇的多相信號是否要被提前、保持還是推遲?？刂贫嗦窂陀闷?74、476、478和480的該五比特選擇信號選擇它們各自的多路復用器以使得由多路復用器選擇的多相信號中的一些一起在相位上向前移位，或者在相位上保持或者在相位上向后移位。導體475、477、479和481上的這四個信號的相位的這一調(diào)整產(chǎn)生采樣時間的位置在進來的數(shù)據(jù)的每一個比特時間內(nèi)的提前、保持或推遲。
[0061]存在四相時鐘生成器部分469的兩種模式，精細模式和粗糙模式。精細模式是較高功率模式，而粗糙模式是較低功率模式。使用這兩種模式中的哪一種由一個比特的FINESELECT輸入信號63確定。如果選擇了精細模式，則需要三十二個相位信號并且使多路復用器474、476、478和480選擇32個相位中的一個。多相插值器481從PLL接收八個相位472，并且由此插入32個相位用于更加精細的相位解析。類似地，查找表473控制每一個多路復用器以選擇32個可能的輸入信號中的一個。在精細模式中，從多相插值器481進來的32個導體中的每一個攜帶不同相位的信號。如果選擇粗糙模式，則每一個多路復用器474、476、478和480僅選擇16個不同相位中的一個。多相插值器481從PLL接收四個相位并且由此插入供應到多路復用器的十六個相位。在粗糙模式中，來自多相插值器481的三十二個導體的每一個連續(xù)對攜帶不同相位的信號，因此僅存在由多相插值器481提供的十六個不同的相位。
[0062]圖16是PLL12的簡化圖。PLL12包括相位檢測器482、環(huán)路濾波器483、八相VC0484和環(huán)路分頻器485。進來的參考時鐘REF_FREQ可以例如從晶體振蕩器或其它高精度參考獲得。VC0484不是僅輸出具有受控頻率的一個信號，VC0484在八個不同的均勻間隔的相位處輸出信號的八個版本。將這八個信號供應到時鐘阻止電路486。如果FINE SELECT信號63選擇精細模式，則所有八個版本的時鐘信號都經(jīng)過時鐘阻止電路486并且到達八個導體487上。這八個導體487將這八個版本的主時鐘供應到圖15的四相時鐘生成器469，如上面在精細模式中描述的。然而，如果FINESELECT信號63選擇粗糙模式，則不驅(qū)動來自時鐘阻止電路486的八個導體487的每隔一個導體。只有四個不同的相位信號從時鐘阻止電路486驅(qū)動出來，并且結(jié)果，與驅(qū)動所有八個導體的精細操作模式相比較，節(jié)省了功率。
[0063]圖17是說明從PLL12輸出到導體487上的信號的圖表。圖表的中間列代表精細模式操作。使用時鐘信號驅(qū)動所有八個導體，并且每一個信號具有不同的相位。圖表的最右列代表粗糙模式操作。僅使用時鐘信號驅(qū)動八個導體中的一半。
[0064]圖18是發(fā)射電路的簡化圖?？刂破?供應八比特并行數(shù)據(jù)用于發(fā)射。以125MHz的速率供應八比特值。串化器14執(zhí)行如上結(jié)合解串器19描述的解串操作的逆操作。串化器14根據(jù)進來的數(shù)據(jù)流生成偶信號和奇信號，并且然后使用這些偶信號和奇信號來將數(shù)據(jù)向上采樣為單個串行流。產(chǎn)生的向上采樣的數(shù)據(jù)的串行流具有千兆比特每秒的輸出數(shù)據(jù)速率。預驅(qū)動器488是采用數(shù)字比特的進來的單端流并且根據(jù)這一流生成兩個差分模擬輸出信號的模擬放大器。一個信號經(jīng)由導體491供應到輸出驅(qū)動器489。另一信號經(jīng)由導體492供應到輸出驅(qū)動器490。輸出驅(qū)動器489和490具有數(shù)字受控的輸出阻抗。輸出阻抗越低，被驅(qū)動的信號越強，但是消耗的功率越多。多比特數(shù)字信號0UTPUT_VALUE確定這一輸出阻抗并且是圖3中所示的設置54。
[0065]每一個電流源符號493和494是受控電流源。當數(shù)據(jù)輸入信號具有數(shù)字邏輯I值時該電流源接通，并且供應電流的電流受限量，但是當數(shù)據(jù)輸入信號具有數(shù)字邏輯O值時，該電流源關閉，并且不供應任何電流。電流源在接通時供應的最大電流量由0UTPUT_VALUE信號確定。當位于端子TX+或TX-中的一個上的信號轉(zhuǎn)變?yōu)楦邥r，相關聯(lián)的電流源嘗試供應其電流的電流受限量。這使得輸出端子上的電壓升高，直到該電壓達到電源電壓(SUPPLYPOWER)，在這一點上，該電流源是電壓受限的并且提供很小的電流。當該端子上的信號轉(zhuǎn)變?yōu)榈蜁r，相關聯(lián)的電流源關閉，以使得通過下拉發(fā)射機和SerDes鏈路的另一端上的接收機中的阻抗而將輸出端子上的電壓下拉到接地電勢。
[0066]圖19是示出了降低SerDes接收機的輸入阻抗如何導致降低發(fā)射機的SerDes驅(qū)動器的功耗的圖。將圖1的SerDes發(fā)射機15的緩存490表示為在圖19的左側(cè)。將圖1的SerDes接收機38的一半495表示為在圖19的右側(cè)。當信號DATAB轉(zhuǎn)換為數(shù)字邏輯低時，電流源494接通。端子TX-上的電壓升高以轉(zhuǎn)換為高。將由電流源494提供的電流在經(jīng)過發(fā)射機中的阻抗496接地的電流路徑497和經(jīng)過接收機495中的電阻404接地的電流路徑498之間分離。電流源494由供電導體490A上的固定電源電壓供電，并且電流源494能夠提供相對大量的電流，因此在圖19的電路中，由電流源494提供的電流量實際上受限于發(fā)射機的電阻496和接收機的電阻404。因此，降低電阻404使得從發(fā)射機的電流源494汲取更多的電流。相反，增加電阻404使得從發(fā)射機的電流源494汲取更少的電流。增加接收機的輸入阻抗也就是降低發(fā)射機中的功耗。導體30具有通常被稱為線性阻抗的接地阻抗(例如，50歐姆接地)。不是在傳統(tǒng)上將發(fā)射機的輸出阻抗和接收機的輸入阻抗匹配到線性阻抗，而是使接收機的輸入阻抗故意高于該線性阻抗以便降低整個系統(tǒng)中的功耗。控制不匹配的程度以保持比特誤碼率在可接受的范圍內(nèi)，其中該可接受的范圍的下限基本上大于零。該SerDes鏈路不被操作以使比特誤差最小化，而是使比特誤碼率可接受，并且與傳輸線路按照慣例端接的情況相比較，功耗得以降低。通過在SerDes接收機中提供能夠檢測和校正單個比特誤差的誤差檢測和糾錯電路，降低或消除了重傳以經(jīng)過SerDes鏈路成功地通信數(shù)據(jù)的需求，盡管事實是將可接受的比特誤碼率范圍的下限設置為基本上大于零。
[0067]圖20是示出了處理器集成電路3中的SerDes設備2中的功耗的分解的圓形分格統(tǒng)計圖表。對于該圖表的每一部分，不在括號中的百分比數(shù)目指示操作在較高功率模式中時消耗的總功耗的百分比，而括號中的百分比數(shù)目指示操作在較低功率模式中時節(jié)省的總功耗的百分比。例如，“RX ANA4% (2%)”指示在較低功率模式中SerDes接收機RX的模擬部分消耗(整個SerDes設備2的)總功耗的百分之四?！癛X ANA4% (2%)”的2%指示在較低功率模式中，通過操作在較低功率模式中，SerDe接收機RX的模擬部分中節(jié)省了(整個SerDes設備2的總功耗)整體總功耗的百分之二。在該圖表中，“DIG”表示電路的數(shù)字部分，并且“ANA”表示電路的模擬部分?！癛X”表示SerDes接收機RX ;“⑶R”表示時鐘和數(shù)據(jù)恢復電路；“PLL”表示鎖相環(huán)；“CLK TREE”表示將每一個時鐘相位分布到其各自目的地的活動時鐘緩存和互連，并且“TX”表示SerDes發(fā)射機TX。在這一實施例中，在SerDes鏈路的SerDes接收機中能夠比在SerDes鏈路的SerDes發(fā)射機部分中節(jié)省更多的功耗。
[0068]圖21是表示SerDes設備2在較高功率模式中和較低功率模式中的總功耗的圖表。對于較低功率模式均衡器開啟的“-20.5%”標注表不功耗比在較高功率模式中低
20.5%。
[0069]圖22-24說明了其中處理器集成電路3和存儲器集成電路5之間的SerDes鏈路具有不同量的頻帶限制的示例。圖22示出了其中SerDes鏈路是寬帶信道的示例。加粗的雙向箭頭507表示該寬帶信道。處理器集成電路3位于POP (層疊封裝)組件502的第一封裝500中，并且存儲器集成電路5位于該POP組件502的第二封裝501中。信道從一個集成電路延伸，經(jīng)過其封裝，經(jīng)過POP的焊球進入另一封裝，并且到達另一集成電路。不存在由于信道中的頻帶限制造成的比特誤碼率。因此，均衡的高頻增強被禁止，并且動態(tài)地采用上面描述的所有其它功率節(jié)省特征以降低功耗。
[0070]圖23示出了其中SerDes鏈路是稍微頻帶受限的信道的示例。對集成電路3和5進行封裝，并且將封裝500和501安裝在PCB (印刷電路板)上，以使得該SerDes鏈路從一個集成電路延伸，經(jīng)過其封裝，經(jīng)過PCB上的跡線和導體503，經(jīng)過另一封裝，并且到達另一集成電路。因此，均衡的高頻增強被使能并且被動態(tài)使用，并且動態(tài)地采用上面描述的所有其它功率節(jié)省特征以降低功耗。
[0071]圖24示出了其中SerDes鏈路是明顯頻帶受限的信道的示例。存儲器集成電路5位于作為記憶棒一部分的封裝501中。記憶棒插入到母板PCB上的連接器中。圖中的連接器符號504代表這一連接器。處理器集成電路3位于封裝500中，并且這一封裝500位于被轉(zhuǎn)而安裝在PCB上的插座中。該插座由連接器符號505表示。SerDes鏈路506從處理器集成電路3延伸，經(jīng)過其封裝500，經(jīng)過插座505，經(jīng)過PCB，經(jīng)過PCB上的記憶棒連接器504，進入記憶棒中，經(jīng)過存儲器集成電路的封裝501，并且到達存儲器集成電路5。因此，均衡的高頻增強被使能并且被動態(tài)使用，并且動態(tài)地采用上面描述的所有其它功率節(jié)省特征以降低功耗。
[0072]在第一示例中，處理器集成電路3的CPU25在加電和初始化時讀取配置信息(指示信道類型和/或特性的信息)，并且根據(jù)該配置信息確定其信道環(huán)境。以其對環(huán)境確定的了解為基礎，CPU25經(jīng)由總線機制27將SerDes控制器配置為處于適當?shù)墓墓?jié)省模式中。符號27不僅僅代表某一具體總線寬度的單個并行總線，而是更通常地代表可以包括一個或多個總線和其它電路的總線機制。在第二示例中，CPU和SerDes控制器使用檢測到的比特誤碼率來檢測信道類型，并將SerDes低功率電路自動地配置為處于對于檢測出的信道類型的適當?shù)墓哪Ｊ街小＿@一自動配置允許在不同類型的產(chǎn)品和系統(tǒng)中采用相同的SerDes接口設計，而不需要讀取特殊的配置信息。這一自動配置還允許在單個產(chǎn)品的不同制造變形上實現(xiàn)逐個單元的優(yōu)化性能(優(yōu)化的功耗與比特誤碼率折中)。單個單元的SerDes接口可以隨著該單元操作的時間自動地重新配置它自身以優(yōu)化性能(優(yōu)化的功耗與比特誤碼率折中)，以便適應隨著時間改變的操作參數(shù)并且適應該單元的操作環(huán)境的改變。
[0073]在一個或多個示例性實施例中，可以將所描述的功能實現(xiàn)在硬件、軟件、固件，或它們的任意結(jié)合中。如果實現(xiàn)在軟件中，則可以將所述功能存儲在計算機可讀介質(zhì)上或者可以作為一條或多條指令或代碼在該計算機可讀介質(zhì)上進行傳輸。計算機可讀介質(zhì)包括計算機存儲介質(zhì)和通信介質(zhì)，通信介質(zhì)包括便于將計算機程序從一個地方轉(zhuǎn)移到另一地方的任何介質(zhì)。存儲介質(zhì)可以是計算機可以存取的任何可用介質(zhì)。通過示例而非限制的方式，這樣的計算機可讀介質(zhì)可以包括RAM、ROM、EEPROM、CD-ROM或者其它光盤存儲、磁盤存儲或其它磁存儲設備，或者可以用于以指令或數(shù)據(jù)結(jié)構(gòu)的形式攜帶或存儲期望程序代碼，并且能夠由計算機進行存取的任何其它介質(zhì)。此外，任何連接也都可以被適當?shù)胤Q作計算機可讀介質(zhì)。例如，如果使用同軸電纜、纖維光纜、雙絞線、數(shù)字用戶線(DSL)、或諸如紅外、無線和微波的無線技術(shù)從網(wǎng)站、服務器、或其它遠程源傳輸軟件，則該同軸電纜、纖維光纜、雙絞線、DSL、或諸如紅外、無線和微波的無線技術(shù)包含在介質(zhì)的定義中。如本文使用的，磁盤和光盤包括壓縮光盤(CD)、激光光盤、光學光盤、數(shù)字多用途光盤(DVD)、軟磁盤和藍光光盤，其中，磁盤通常磁性地再現(xiàn)數(shù)據(jù)，而光盤則使用激光光學地再現(xiàn)數(shù)據(jù)。上述的結(jié)合也應該包含在計算機可讀介質(zhì)的范圍內(nèi)。在一個示例中，一組處理器可執(zhí)行指令位于圖1的存儲器中。該組指令的執(zhí)行使控制器6配置SerDes接收機8以如上所述地均衡比特誤碼率和功耗。在另一示例中，控制器6包括存儲指令的存儲器?？刂破?內(nèi)的處理器執(zhí)行這些指令并且配置SerDes接收機。
[0074]盡管上面出于指導目的描述了某些特定實施例，但是本專利文獻的教導具有一般適用性并且不局限于上面描述的特定實施例。術(shù)語較低功率模式和術(shù)語較高功率模式在上面的描述中用作兩種可能的功率模式的示例，但是應該理解的是，如上所述的具有較低功率模式和較高功率模式的SerDes接收機和SerDes發(fā)射機的每一個部分實際上可以具有很多不同的功率模式，較低功率模式和較高功率模式僅僅是其中的兩種。整個SerDes接收機或整個SerDes發(fā)射機同樣可以具有較低功率模式和較高功率模式，但是應該理解的是，這些中的每一個可以實際上具有多種不同的功率模式。例如，在SerDes接收機8中，功耗設置53確定SerDes接收機的功率模式。因此，在不偏離下面闡述的權(quán)利要求的范圍的情況下，可以實踐所描述的特定實施例的各種特征的各種修改、改編和組合。
【權(quán)利要求】
1.一種方法，包括: 在經(jīng)過(串化器/解串器)SerDes鏈路的信息的傳送中使用SerDes電路，其中，所述SerDes電路取自由下面各項構(gòu)成的組:經(jīng)過所述SerDes鏈路發(fā)射信息的SerDes發(fā)射機，以及從所述SerDes鏈路接收信息的SerDes接收機；并且 控制所述SerDes電路的功耗，以使得所述SerDes鏈路的誤碼率基本上維持在誤碼率下限和誤碼率上限之間，其中，所述誤碼率下限基本上大于零，其中，隨著所述控制的發(fā)生，所述功耗在某些時間增加，并且所述功耗在其它時間減少。
2.一種裝置，包括: 可操作地耦接到(串化器/解串器)SerDes電路的控制器，其中，所述SerDes電路適用于經(jīng)過SerDes鏈路傳送信息，其中，所述控制器適用于控制所述SerDes電路的功耗，以使得所述SerDes鏈路的誤碼率基本上維持在誤碼率下限和誤碼率上限之間，其中，所述誤碼率下限基本上大于零，其中，隨著所述控制的發(fā)生，所述功耗在某些時間增加，并且所述功耗在其它時間減少。
3.如權(quán)利要求2所述的裝置，其中，所述控制器是第一SerDes設備的一部分，其中，所述SerDes電路是第二 SerDes設備的一部分，并且其中，所述SerDes鏈路在所述第一SerDes設備和所述第二 SerDes設備之間延伸。
4.如權(quán)利要求2所述的裝置，其中，所述控制器和所述SerDes電路是第一SerDes設備的一部分，并且其中，所述SerDes鏈路在所述第一 SerDes設備和第二 SerDes設備之間延伸。
5.一種方法，包括: Ca)確定(串化器/解串器)SerD es鏈路的誤碼率，其中，通過SerDes接收機接收經(jīng)過所述SerDes鏈路傳遞的信息；并且 (b)控制所述SerDes接收機的功耗設置，以使得所述誤碼率基本上維持在誤碼率下限和誤碼率上限之間，其中，所述誤碼率下限基本上大于零，其中，(b)的所述控制包括: 如果確定所述誤碼率低于所述誤碼率下限，則調(diào)整所述功耗設置以降低所述SerDes接收機的功耗，以使得所述誤碼率增加到基本上等于或大于所述誤碼率下限，并且 如果確定所述誤碼率高于所述誤碼率上限，則調(diào)整所述功耗設置以增加所述SerDes接收機的功耗，以使得所述誤碼率減少到基本上等于或小于所述誤碼率上限，其中，隨著(b)的所述控制的發(fā)生，所述功耗在某些時間增加，并且所述功耗在其它時間減少。
6.如權(quán)利要求5所述的方法，其中，(a)的所述確定和(b)的所述控制發(fā)生在電池供電的移動通信設備中，并且其中，所述SerDes鏈路設置在所述電池供電的移動通信設備中。
7.如權(quán)利要求5所述的方法，其中，所述SerDes鏈路從電池供電的移動通信設備中的第一集成電路延伸到所述電池供電的移動通信設備中的第二集成電路。
8.如權(quán)利要求5所述的方法，其中，通過包括所述SerDes接收機的第一集成電路執(zhí)行(a)的所述確定和(b)的所述控制,其中，從作為第二集成電路的一部分的SerDes發(fā)射機接收經(jīng)過所述SerDes鏈路傳遞的所述信息，其中，所述第一集成電路包括中央處理單元(CPU)，其中，所述第二集成電路包括存儲器，所述方法進一步包括: 使用所述SerDes鏈路的所述SerDes接收機存取所述第二集成電路的所述存儲器，其中，所述第一集成電路的所述CPU執(zhí)行所述存取。
9.如權(quán)利要求5所述的方法，其中，通過集成電路執(zhí)行(a)的所述確定和(b)的所述控制，其中，所述集成電路包括所述SerDes接收機，并且其中，Ca)的所述確定包括: 經(jīng)由所述SerDes接收機接收信息，其中，所述信息包括數(shù)據(jù)部分和誤差檢測碼部分；并且 在所述集成電路上使用誤差檢測電路以使用所述誤差檢測碼部分來檢測所述數(shù)據(jù)部分中的一個或多個比特誤差。
10.如權(quán)利要求9所述的方法，其中，所述誤差檢測碼部分取自由下面各項構(gòu)成的組:糾錯碼、誤差檢測和糾錯碼以及CRC (循環(huán)冗余碼)碼。
11.如權(quán)利要求9所述的方法，其中，Ca)的所述確定進一步包括: 維持檢測到的比特誤差的數(shù)量的和；并且 維持沒有誤差地接收到的比特的數(shù)量的和。
12.如權(quán)利要求5所述的方法，其中，所述SerDes接收機包括環(huán)路濾波器，并且其中，所述功耗設置包括所述環(huán)路濾波器的設置。
13.如權(quán)利要求5所述的方法，其中，所述SerDes接收機包括數(shù)字濾波器，并且其中，所述功耗設置是防止向所 述數(shù)字濾波器的一部分供應數(shù)字時鐘信號的設置。
14.如權(quán)利要求5所述的方法，其中，所述SerDes接收機包括時鐘和數(shù)據(jù)恢復電路，并且其中，所述功耗設置包括所述時鐘和數(shù)據(jù)恢復電路的設置。
15.如權(quán)利要求5所述的方法，其中，所述SerDes接收機包括均衡器，并且其中，所述功耗設置包括所述均衡器的設置。
16.如權(quán)利要求5所述的方法，其中，所述SerDes接收機包括均衡器，并且其中，所述功耗設置包括使能所述均衡器的高頻增強的設置。
17.如權(quán)利要求5所述的方法,其中,所述SerDes接收機包括輸出多相時鐘信號的鎖相環(huán)(PLL)，并且其中，所述功耗設置包括所述PLL的設置。
18.如權(quán)利要求5所述的方法，其中，所述SerDes接收機具有輸入阻抗，并且其中，所述功耗設置包括確定所述SerDes接收機的所述輸入阻抗的設置。
19.一種方法,包括: Ca)確定第一(串化器/解串器)SerDes鏈路的誤碼率，其中，通過SerDes接收機接收經(jīng)過所述第一 SerDes鏈路傳遞的信息；并且 (b)控制所述SerDes接收機的輸入阻抗，以使得所述誤碼率基本上維持在誤碼率下限和誤碼率上限之間，其中，所述誤碼率下限基本上大于零，其中，(b)的所述控制包括: 如果確定所述誤碼率低于所述誤碼率下限，則調(diào)整所述輸入阻抗設置以增加所述SerDes接收機的所述輸入阻抗，以使得所述誤碼率增加到基本上等于或大于所述誤碼率下限，并且 如果確定所述誤碼率高于所述誤碼率上限，則調(diào)整所述輸入阻抗設置以降低所述SerDes接收機的所述輸入阻抗，以使得所述誤碼率降低到基本上等于或小于所述誤碼率上限，其中，隨著(b)的所述控制的發(fā)生，所述SerDes接收機的輸入阻抗在某些時間增加，并且所述SerDes接收機的輸入阻抗在其它時間減少。
20.如權(quán)利要求19所述的方法，其中，在第一集成電路上執(zhí)行在(a)中所述誤碼率的確定，并且其中，所述SerDes接收機是第二集成電路的一部分。
21.如權(quán)利要求19所述的方法，其中，通過第一集成電路的SerDes發(fā)射機輸出(a)中經(jīng)過所述第一 SerDes鏈路傳遞的所述信息,其中，接收(a)中的所述信息的所述SerDes接收機是第二集成電路的一部分，并且其中，通過所述第一集成電路執(zhí)行(a)的所述確定和(b)的所述控制。
22.如權(quán)利要求19所述的方法，進一步包括: 使用分組中的誤差信息來確定所述誤碼率，其中，經(jīng)由第二 SerDes鏈路將所述分組接收到第一集成電路上，其中，通過所述第一集成電路執(zhí)行(a)的所述確定，并且其中，所述SerDes接收機不是所述第一集成電路的一部分。
23.如權(quán)利要求22所述的方法，其中，所述分組是保持活動同步分組。
24.如權(quán)利要求22所述的方法，其中，所述誤差信息與經(jīng)過(a)中的第一SerDes鏈路傳遞的所述信息有關。
25.如權(quán)利要求22所述的方法，其中，第二集成電路中的電路檢測在(a)中經(jīng)過所述SerDes鏈路傳遞的所述信息中的誤差，并且根據(jù)所述誤差生成所述誤差信息，并且其中，所述第二集成電路將所述誤差信息結(jié)合到所述分組中并且將所述分組經(jīng)由所述第二 SerDes鏈路發(fā)射到所述第一集成電路。
26.如權(quán)利要求20所述的方法，其中，所述第一集成電路通過經(jīng)由所述第一SerDes鏈路向所述第二集成電路發(fā)射分組來執(zhí)行(b)的所述控制，其中，發(fā)射到所述第二集成電路的所述分組包括所述輸入阻抗設置，并且其中，將所述輸入阻抗設置供應到所述第二集成電路的所述SerDes接收機?！?br> 27.如權(quán)利要求26所述的方法，其中，所述分組是控制分組。
28.如權(quán)利要求19所述的方法，其中，通過包括SerDes發(fā)射機的第一集成電路執(zhí)行Ca)的所述確定和(b)的所述控制,其中，從所述SerDes發(fā)射機發(fā)射經(jīng)過所述第一 SerDes鏈路傳遞的所述信息，并且其中，所述SerDes接收機是第二集成電路的一部分，其中，所述第一集成電路包括中央處理單元(CPU)，其中，所述第二集成電路包括存儲器，并且其中，所述第一集成電路的所述CPU使用所述第一 SerDes鏈路來存取所述第二集成電路的所述存儲器。
29.如權(quán)利要求19所述的方法，其中，通過位于電池供電的無線移動通信設備內(nèi)的第一集成電路執(zhí)行(a)的所述確定和(b)的所述控制。
30.一種方法,包括: Ca)經(jīng)由從第一設備并且到第二設備上的第一 SerDes鏈路接收第一 SerDes通信，其中，在所述第二設備的SerDes接收機上接收所述第一 SerDes通信； (b)在所述第二設備上確定在所述第一SerDes通信中發(fā)生的誤差，并且響應于所述確定，經(jīng)過從所述第二設備到所述第一設備的第二 SerDes鏈路發(fā)送第二 SerDes通信，其中，所述第二 SerDes通信包括與所述第一 SerDes通信有關的誤差信息； (c)經(jīng)由從所述第一設備并且到所述第二設備上的所述第一SerDes鏈路接收第三SerDes通信；并且 (d)使用所述第三SerDes通信中的信息來調(diào)整所述第二設備的所述SerDes接收機的輸入阻抗設置。
31.如權(quán)利要求30所述的方法，其中，在(c)中接收到的所述第三SerDes通信中的所述信息是(b)中的所述誤差信息的函數(shù)。
32.如權(quán)利要求30所述的方法，其中，通過第二集成電路執(zhí)行(&)、(13)、((:)和((1)，并且重復執(zhí)行(a)、(b)、(C)和(d)多次，以使得所述第一 SerDes鏈路的誤碼率基本上維持在誤碼率下限和誤碼率上限之間，其中，所述誤碼率下限基本上大于零。
33.一種集成電路，包括: SerDes接收機；以及 耦接到所述SerDes接收機的控制器，其中，所述控制器確定對于包括所述SerDes接收機的SerDes鏈路的誤碼率，其中，所述控制器調(diào)整由所述控制器供應到所述SerDes接收機的功耗設置，以使得所述誤碼率基本上維持在誤碼率下限和誤碼率上限之間，并且其中，所述誤碼率下限基本上大于零。
34.如權(quán)利要求33所述的集成電路，其中，所述控制器包括檢測經(jīng)過所述SerDes鏈路進行的通信中的誤差的誤差檢測電路，并且其中，所述控制器使用由所述誤差檢測電路生成的誤差信息來確定對于所述SerDes鏈路的所述誤碼率。
35.如權(quán)利要求33所述的集成電路，其中，所述SerDes接收機包括環(huán)路濾波器，并且其中，所述功耗設置包括所述環(huán)路濾波器的設置。
36.如權(quán)利要求33所述的集成電路，其中，所述SerDes接收機包括數(shù)字濾波器，并且其中，所述功耗設置是防止向所述數(shù)字濾波器的一部分供應數(shù)字時鐘信號的設置。
37.如權(quán)利要求33所述的集成電路，其中，所述SerDes接收機包括時鐘和數(shù)據(jù)恢復電路，并且其中，所述功耗設置包括所述時鐘和數(shù)據(jù)恢復電路的設置。
38.如權(quán)利要求33所述.的集成電路，其中，所述SerDes接收機包括均衡器，并且其中，所述功耗設置包括所述均衡器的設置。
39.如權(quán)利要求33所述的集成電路，其中，所述SerDes接收機包括均衡器，并且其中，所述功耗設置包括使能所述均衡器的高頻增強的設置。
40.如權(quán)利要求33所述的集成電路，其中，所述SerDes接收機包括輸出多相時鐘信號的鎖相環(huán)(PLL)，并且其中，所述功耗設置包括所述PLL的設置。
41.如權(quán)利要求33所述的集成電路，其中，所述SerDes接收機具有輸入阻抗，并且其中，所述功耗設置包括確定所述SerDes接收機的所述輸入阻抗的設置。
42.一種集成電路，包括: 適用于經(jīng)由第二 SerDes鏈路接收信息的第一 SerDes接收機； 適用于經(jīng)由第一 SerDes鏈路向第二 SerDes接收機發(fā)射信息的SerDes發(fā)射機；以及 耦接到所述第一 SerDes接收機和所述SerDes發(fā)射機的控制器，其中，所述控制器經(jīng)由所述第一 SerDes接收機接收誤差信息并且使用所述誤差信息來確定所述第一 SerDes鏈路的誤碼率，其中，所述控制器使所述SerDes發(fā)射機發(fā)射控制分組以調(diào)整所述第二 SerDes接收機的輸入阻抗，以使得所述第一 SerDes鏈路的所述誤碼率基本上維持在誤碼率下限和誤碼率上限之間，其中，所述誤碼率下限基本上大于零。
43.如權(quán)利要求42所述的集成電路，其中，經(jīng)過所述第二SerDes鏈路將所述誤差信息接收到所述集成電路上，作為保持活動同步分組的一部分。
44.如權(quán)利要求42所述的集成電路，進一步包括: 執(zhí)行經(jīng)過所述第一 SerDes鏈路和所述第二 SerDes鏈路的存儲器存取的中央處理器單元(CPU)。
45.—種集成電路,包括: 適用于經(jīng)由第一 SerDes鏈路接收信息的SerDes接收機,其中所述第一 SerDes鏈路具有誤碼率； 適用于經(jīng)由第二 SerDes鏈路發(fā)射信息的SerDes發(fā)射機；以及 耦接到所述第一 SerDes接收機和所述SerDes發(fā)射機的控制器，其中，所述控制器生成與經(jīng)過所述第一 SerDes鏈路的第一 SerDes通信有關的誤差信息，并且其中，所述控制器使所述誤差信息在經(jīng)過所述第二 SerDes鏈路的第二 SerDes通信中進行傳送，并且其中，所述控制器在經(jīng)由所述第一 SerDes鏈路的第三SerDes通信中接收控制分組，并且響應于所述控制分組，調(diào)整所述第二 SerDes接收機的輸入阻抗，以使得所述第一 SerDes鏈路的所述誤碼率基本上維持在誤碼率下限和誤碼率上限之間，其中，所述誤碼率下限基本上大于零。
46.如權(quán)利要求45所述的集成電路，其中，所述第二SerDes通信是保持活動同步分組的通信。
47.如權(quán)利要求45所述的集成電路，進一步包括: 耦接到所述控制器的存儲器，其中，能夠通過另一集成電路使用所述第一 SerDes鏈路和所述第二 SerDes鏈路來存取存儲器。
【文檔編號】H03M9/00GK103444085SQ201280014691
【公開日】2013年12月11日 申請日期:2012年2月16日 優(yōu)先權(quán)日:2011年2月17日
【發(fā)明者】D·T·全, J·K·沃爾夫, J·徐, T·索拉提 申請人:高通股份有限公司