專利名稱：Cmos延遲電路的制作方法
技術(shù)領(lǐng)域：
本實用新型的各實施方式涉及電子電路，并且更具體地涉及一種CMOS延遲電路。
背景技術(shù)：
在電子線路設(shè)計中，經(jīng)常要用到CMOS反相器。如本領(lǐng)域技術(shù)人員所知的，對于CMOS反相器而言，CMOS反相器的延遲特性受到工藝、電壓、溫度(即PVT)等各種操作條件的影響。

圖1示出了現(xiàn)有技術(shù)的由CMOS反相器串聯(lián)組成延遲單元的示意圖。如圖1中的虛線放大部分所示，常規(guī)的CMOS反相器通常由兩個MOS場效應(yīng)管組成，其中PMl為PMOS管，NMl為NMOS管。NMOS管的柵源閾值電壓為正值，PMOS管的柵源閾值電壓為負(fù)值。MOSFET的載流子遷移率μ可以由公式(I)表示:
權(quán)利要求1.一種CMOS延遲電路，包括: 延遲單元，配置在至少兩個串聯(lián)的CMOS反相器之間，所述延遲單元的溫度延遲特性與所述CMOS反相器的溫度延遲特性相反。
2.根據(jù)權(quán)利要求1所述的電路，其中所述延遲單元包括一個RC電路，所述RC電路包括一個電阻R和一個電容C，所述電阻R串聯(lián)在所述兩個CMOS反相器之間，所述電容C的一端與所述電阻R的一端連接，另一端接地。
3.根據(jù) 權(quán)利要求2所述的電路，其中所述電阻R為呈負(fù)溫度系數(shù)的電阻。
4.根據(jù)權(quán)利要求3所述的電路，其中所述電阻為P型多晶硅電阻。
5.根據(jù)權(quán)利要求1至4中任一項所述的電路，其中一個或多個延遲單元配置在任意兩個相鄰且串聯(lián)的CMOS反相器之間。
專利摘要本實用新型的各實施方式提供了一種CMOS延遲電路。通過在任意兩個相鄰且串聯(lián)的CMOS反相器之間加入延遲單元，可以有效地將CMOS延遲電路的溫漂控制在理想范圍之內(nèi)，從而滿足實際電路設(shè)計中可能存在的對溫漂的高精度要求。
文檔編號H03K19/0185GK203086426SQ20122067230
公開日2013年7月24日 申請日期2012年12月6日 優(yōu)先權(quán)日2012年12月6日
發(fā)明者鄒玉峰 申請人:艾爾瓦特集成電路科技(天津)有限公司