專利名稱：一種用于d類功放芯片的防破音電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及集成電路領(lǐng)域的一種用于D類功放芯片的防破音電路。
背景技術(shù)：
傳統(tǒng)D類功放在工作時(shí)，經(jīng)常因?yàn)橐纛l輸入信號(hào)過大或者電源電壓降低而出現(xiàn)音頻輸入信號(hào)的電源幅度值超出輸入PWM模塊的三角波信號(hào)的電源幅度值的情況。所述三角波信號(hào)是用來對(duì)音頻輸入信號(hào)進(jìn)行采樣的。此時(shí)，音頻輸入信號(hào)經(jīng)過揚(yáng)聲器濾波后會(huì)產(chǎn)生嚴(yán)重的削頂失真，即破音。音質(zhì)變差，THD (總諧波失真)升高，甚至?xí)p毀D類功放或者揚(yáng)聲器，因而在D類功放芯片中設(shè)計(jì)必須防止上述情況的發(fā)生。請(qǐng)參閱圖1，申請(qǐng)?zhí)枮?01020249702. O的實(shí)用新型專利中公布了一種防破音D類功放芯片。請(qǐng)參閱圖1，其包括輸入電容14、放大器2、PWM模塊3、H-橋式驅(qū)動(dòng)電路4、破音檢測(cè)電路5和校正電路6，其中所述放大器2的兩個(gè)輸出端之間設(shè)置橋接開關(guān)21，所述校正電路6的輸出端連接所述橋接開關(guān)21。請(qǐng)參閱圖2，所述校正電路6的輸出端設(shè)置后置與非門U9，輸入端設(shè)置前置電容Cl、第一開關(guān)管Ml和第二開關(guān)管M2。所述前置電容Cl通過第一開關(guān)管Ml連接D類功放芯片的接地端，所述前置電容Cl通過第二開關(guān)管M2接D類功放芯片的Vl端(參考電壓端)，前置電容Cl輸出校正電壓Vc。在該校正電路6啟動(dòng)的過程中，第一開關(guān)管M2導(dǎo)通,第二開關(guān)管M2關(guān)斷，對(duì)所述前置電容Cl充電，直至所述前置電容Cl所產(chǎn)生的校正電壓Vc等于參考電壓Vl。然后第一比較器U5的P輸入端和第二比較器U6的P輸入端對(duì)應(yīng)接收相互反相的第一三角波信號(hào)RAMPl和第二三角波信號(hào)RAMP2。所述第一比較器U5的N輸入端和所述第二比較器U6的N輸入端對(duì)應(yīng)接收所述校正電壓Vc的信號(hào)。當(dāng)所述校正電壓Vc的高電位電平大于第一三角波信號(hào)RAMPl或第二三角波信號(hào)RAMP2的電源幅度值時(shí)，后置與非門U9的輸出的CTRL2信號(hào)(橋式開關(guān)控制信號(hào))為高電平信號(hào)，橋式開關(guān)21導(dǎo)通,放大器2輸出的電平為共模電平的信號(hào)，從而降低了 PWM模塊3的占空比，消除失真。反之，后置與非門U9的輸出端輸出的CTRL2信號(hào)為低電平信號(hào),放大器2輸出電平為正常電平的信號(hào)。這樣設(shè)計(jì)的缺陷在于第一，校正電路6輸出的CTRL2信號(hào)為數(shù)字信號(hào)，跳變的CTRL2信號(hào)，影響了 D類功放芯片的內(nèi)部工作環(huán)境。最終影響D類功放芯片的EMI (電磁干涉)特性。第二，所述橋式開關(guān)21導(dǎo)通時(shí)，放大器2的兩個(gè)輸出端直接短路，PWM模塊3的占空比下降了 50%，變化太過劇烈，影響D類功放芯片的整體聲音質(zhì)量。再請(qǐng)參閱圖3，現(xiàn)有技術(shù)中，所述破音檢測(cè)電路5包括第一 D觸發(fā)器55、第二 D觸發(fā)器56和后置或非門57’，第一 D觸發(fā)器55的Q端和第二 D觸發(fā)器55的Q端對(duì)應(yīng)連接所述后置或非門57’的兩個(gè)輸入端。第一 D觸發(fā)器55的D端和第二 D觸發(fā)器56的D端對(duì)應(yīng)直接連接所述PWM模塊3的兩個(gè)輸出端。最終在PWM模塊3輸出的信號(hào)失真時(shí)，或非門57’輸出的D信號(hào)為低電平信號(hào)。這樣設(shè)計(jì)的缺陷在于當(dāng)電源或者音頻輸入信號(hào)有噪聲時(shí)，所述破音檢測(cè)電路5很容易被誤觸發(fā)，影響芯片的整體工作質(zhì)量。
實(shí)用新型內(nèi)容本實(shí)用新型的目的是為了克服現(xiàn)有技術(shù)的不足，提供一種用于D類功放芯片的防破音電路，它能夠解決傳統(tǒng)防破音電路嚴(yán)重影響D類功放芯片的EMI (電磁干涉)特性和D類功放芯片整體聲音質(zhì)量的技術(shù)問題。實(shí)現(xiàn)上述目的的一種技術(shù)方案是一種用于D類功放芯片的防破音電路,包括放大器、PWM模塊、破音檢測(cè)電路、校正電路和兩個(gè)連續(xù)可調(diào)電阻；所述的兩個(gè)連續(xù)可調(diào)電阻一一對(duì)應(yīng)地設(shè)置于所述放大器的兩個(gè)輸入端；所述校正電路的輸出端設(shè)置第四開關(guān)SW4、第二電容C20和第一電容C21，所述第二電容C20和所述第一電容C21分別接地，所述第二電容C20和所述第一電容C21通過所述第四開關(guān)SW4連接，所述第二電容C20的電容值小于所述第一電容C21的電容值；所述第一電容C21同時(shí)連接所述的兩個(gè)連續(xù)可調(diào)電阻，并產(chǎn)生連續(xù)變化的校正電壓Vc，控制所述的兩個(gè)連續(xù)可調(diào)電阻的電阻值。進(jìn)一步的，所述校正電路還包括的第一開關(guān)SWl和第二開關(guān)SW2、所述第二電容C20通過所述第一開關(guān)SWl接D類功放芯片的Vl端，所述第二電容C20通過所述第二開關(guān)SW2接D類功放芯片的VCM端，所述PWM模塊3輸出的信號(hào)失真時(shí)，所述第二開關(guān)SW2處于導(dǎo)通狀態(tài)，所述第一開關(guān)SWl處于關(guān)斷狀態(tài)。再進(jìn)一步的，所述校正電路包括充放電控制電路，所述充放電控制電路包括D輸入端、EN輸入端、第一輸出端和第二輸出端,其中,第一輸出端連接所述第一開關(guān)SWl,第二輸出端連接所述第二開關(guān)SW2 ；所述充放電控制電路中，D輸入端接收來自所述破音檢測(cè)電路的D信號(hào)，EN輸入端接收來自D類功放芯片的使能信號(hào)端的EN信號(hào)，第一輸出端和第二輸出端對(duì)應(yīng)輸出相互反相的第一控制信號(hào)和第二控制信號(hào)；所述PWM模塊輸出的信號(hào)失真時(shí)，第一控制信號(hào)為低電平，所述第一開關(guān)SWl處于關(guān)斷狀態(tài)，第二控制信號(hào)為高電平，所述第二開關(guān)SW2處于導(dǎo)通狀態(tài)。進(jìn)一步的，所述校正電路還包括的第三開關(guān)SW3，所述第三開關(guān)SW3 —端連接所述第二電容C20，另一端同時(shí)連接所述第二開關(guān)SW2以及所述第一開關(guān)SW1。再進(jìn)一步的，所述校正電路還包括第一時(shí)鐘電路、第二時(shí)鐘電路、第四與非門和第七與非門；所述第一時(shí)鐘電路包括第一輸出端和第二輸出端，所述第一時(shí)鐘電路的第一輸出端和第二輸出端對(duì)應(yīng)連接所述第四與非門的第一輸入端和第七與非門的第一輸入端；所述第二時(shí)鐘電路包括第一輸出端和第二輸出端，所述第二時(shí)鐘電路的第一輸出端和第二輸出端對(duì)應(yīng)連接所述第四與非門的第二輸入端和第七與非門的第二輸入端，所述第四與非門的輸出端連接所述第三開關(guān)SW3，所述第七與非門的輸出端連接所述第四開關(guān)SW4。進(jìn)一步的，所述第一時(shí)鐘電路的輸入端設(shè)置第三緩沖器，所述第二時(shí)鐘電路的輸入端設(shè)置第四緩沖器。進(jìn)一步的，所述連續(xù)可調(diào)電阻包括依次串聯(lián)的輸入電阻和NMOS開關(guān)，所述NMOS開關(guān)的漏極連接所述放大器的輸入端，所述NMOS開關(guān)的柵極連接所述第一電容C21。進(jìn)一步的，所述破音檢測(cè)電路包括第一 D觸發(fā)器、第二 D觸發(fā)器第一或門、若干個(gè)第三D觸發(fā)器和窄脈沖時(shí)鐘發(fā)生電路，該若干個(gè)第三D觸發(fā)器通過其D端和Q端依次串聯(lián)；其中第一個(gè)所述第三D觸發(fā)器的D端連接所述或門輸出端，最后一個(gè)所述第三D觸發(fā)器的Q端為所述破音檢測(cè)電路的輸出端，所述窄脈沖時(shí)鐘發(fā)生電路的輸入端連接D類功放芯片的系統(tǒng)時(shí)鐘電路，所述窄脈沖時(shí)鐘發(fā)生電路的輸出端同時(shí)連接該若干個(gè)第三D觸發(fā)器的CK端。進(jìn)一步的，所述第一或門的輸出端同時(shí)連接該若干個(gè)第三觸發(fā)器的RB端。采用了本實(shí)用新型的一種用于D類功放芯片的防破音電路的技術(shù)方案，即在D類功放芯片放大器的兩個(gè)輸入端對(duì)應(yīng)設(shè)置連續(xù)可調(diào)電阻，校正電路的輸出端設(shè)置第四開關(guān)SW4、第二電容C20和第一電容C21的技術(shù)方案，所述第一電容C21與兩個(gè)連續(xù)可調(diào)電阻分別連接的技術(shù)方案。其技術(shù)效果是通過所述校正電路輸出的校正電壓Vc的連續(xù)變化，改善了 D類功放芯片的內(nèi)部工作環(huán)境，破音校正對(duì)D類功放芯片的EMI特性的影響減小，所述PWM模塊的占空比變化減緩，D類功放芯片的整體聲音質(zhì)量改善。

圖1為現(xiàn)有技術(shù)的一種用于D類功放芯片的防破音電路的結(jié)構(gòu)示意圖。圖2為現(xiàn)有技術(shù)的一種用于D類功放芯片的防破音電路中破音檢測(cè)電路的電路圖。圖3為現(xiàn)有技術(shù)的一種用于D類功放芯片的防破音電路中校正電路的電路圖。圖4為本實(shí)用新型的一種用于D類功放芯片的防破音電路的電路圖。圖5為本實(shí)用新型的一種用于D類功放芯片的防破音電路中校正電路第一實(shí)施例的電路圖。圖6為本實(shí)用新型的一種用于D類功放芯片的防破音電路中連續(xù)可調(diào)電阻的示意圖。圖7為本實(shí)用新型的一種用于D類功放芯片的防破音電路中破音檢測(cè)電路的電路圖。圖8為本實(shí)用新型的一種用于D類功放芯片的防破音電路中D信號(hào)電平、校正電壓Vc和NMOS開關(guān)電阻R變化的函數(shù)圖。
具體實(shí)施方式
請(qǐng)參閱圖4至圖8，本實(shí)用新型的發(fā)明人為了能更好地對(duì)本實(shí)用新型的技術(shù)方案進(jìn)行理解，下面通過具體地實(shí)施例，并結(jié)合附圖進(jìn)行詳細(xì)地說明請(qǐng)參閱圖4，本實(shí)用新型的一種用于D類功放芯片的防破音電路，包括放大器2、PWM模塊3、破音檢測(cè)電路5、校正電路6，以及兩個(gè)連續(xù)可調(diào)電阻I。兩個(gè)連續(xù)可調(diào)電阻I對(duì)應(yīng)設(shè)置于放大器2的兩個(gè)輸入端。放大器2的兩個(gè)輸出端對(duì)應(yīng)連接PWM模塊3的兩個(gè)輸入端，PWM模塊3的兩個(gè)輸出端對(duì)應(yīng)連接破音檢測(cè)電路5的兩個(gè)輸入端，破音檢測(cè)電路5的輸出端連接校正電路6的D輸入端，校正電路6的輸出端與兩個(gè)連續(xù)可調(diào)電阻I分別連接。請(qǐng)參閱圖5，在第一實(shí)施例中，校正電路6包括充放電控制電路6a，第一時(shí)鐘電路6b、第二時(shí)鐘電路6c、第四與非門6d、第七與非門6e、第一開關(guān)SW1、第二開關(guān)SW2、第三開關(guān)SW3、第四開關(guān)SW4、第一電容C21和第二電容C20。校正電路6中，設(shè)置在其輸出端包括第四開關(guān)SW4、第一電容C21和第二電容C20，第二電容C20和第一電容C21均是接地的。第四開關(guān)SW4連接第二電容C20和第一電容C21。第一電容C21同時(shí)連接兩個(gè)連續(xù)可調(diào)電阻1，并產(chǎn)生連續(xù)變化的校正電壓Vc，控制兩個(gè)連續(xù)可調(diào)電阻I的阻值。第二電容C20還連接第三開關(guān)SW3。第三開關(guān)SW3和第四開關(guān)SW4始終不處于同時(shí)導(dǎo)通的狀態(tài)。第一開關(guān)SWl的一端接D類功放芯片的Vl端(參考電壓端)，另一端接第三開關(guān)SW3，第二開關(guān)SW2的一端接D類功放芯片的VCM端(共模電壓端)，另一端接第三開關(guān)SW3。充放電控制電路6a的第一輸出端和第二輸出端對(duì)應(yīng)連接第一開關(guān)SWl和第二開關(guān)SW2,充放電控制電路6a的第一輸出端和第二輸出端的應(yīng)輸出相互反相第一控制信號(hào)和第二控制信號(hào)，以保證第一開關(guān)SWl和第二開關(guān)SW2始終不處于同時(shí)導(dǎo)通的狀態(tài)。充放電控制電路6a包括第一與非門61a、第一或非門62a、第二或非門63a、第三或非門64a、第一緩沖器65a、第二緩沖器66a、第一反相器67a和第二反相器68a。充放電控制電路6a的輸入端設(shè)有D輸入端和EN輸入端，D輸入端接收來自破音檢測(cè)電路5的D信號(hào)(破音判斷信號(hào))，EN輸入端(使能信號(hào)輸入端)接受來自D類功放芯片使能信號(hào)端的EN信號(hào)(使能信號(hào))，EN信號(hào)始終為高電平信號(hào)。第一與非門61a的第一輸入端和第一或非門62a的第二輸入端同時(shí)連接充放電控制電路6a的D輸入端，其中充放電控制電路6a的D輸入端與第一與非門61a的第一輸入端之間設(shè)置第一反相器67a ;第一與非門61a的第二的輸入端和第一或非門62a的第一輸入端同時(shí)連接充放電控制電路6a的EN輸入端,充放電控制電路6a的EN輸入端與第一或非門62a的第一輸入端之間設(shè)置第二反相器68a。第一與非門61a的輸出端連接第二或非門63a的第一輸入端。第一或非門62a的輸出端連接第三或非門64a的第二輸入端。為了防止第一開關(guān)SWl和第二開關(guān)SW2同時(shí)導(dǎo)通，第二或非門63a和第三或非門64a之間設(shè)置了抗交疊結(jié)構(gòu)，即第二或非門63a的輸出端通過第一緩沖器65a連接第三或非門64a的第一輸入端,第三或非門64a的輸出端通過第二緩沖器66a連接第二或非門63a的第二輸入端。第二或非門63a的輸出端即為充放電控制電路6a的第一輸出端,第三或非門64a的輸出端即為充放電控制電路6a的第二輸出端。充放電控制電路6a的第一輸出端輸出第一控制信號(hào)，控制第一開關(guān)SWl的導(dǎo)通和關(guān)斷，充放電控制電路6a的第二輸出端輸出第二控制信號(hào)，控制第二開關(guān)SW2的導(dǎo)通和關(guān)斷。第一時(shí)鐘電路6b包括第四或非門61b、第一與門62b、第二與非門63b、第三與非門64b和第三緩沖器65b。第三緩沖器65b的輸入端、第四或非門61b的第一輸入端和第一與門62b的第二輸入端，分別連接D類功放芯片的系統(tǒng)時(shí)鐘電路，用來接收充電時(shí)鐘信號(hào)(charge CK),即第三緩沖器65b的輸入端、第四或非門61b的第一輸入端和第一與門62b的第二輸入端構(gòu)成了第一時(shí)鐘電路6b的輸入端,用來接收充電時(shí)鐘信號(hào)(charge CK)。第三緩沖器65b的輸出端分別連接第四或非門61b的第二輸入端以及第一與門62b的第一輸入端。第四或非門61b的輸出端連接第二與非門63b的第一輸入端。第一與門62b的輸出端連接第三與非門64b的第一輸入端。充放電控制電路6a的第一輸出端同時(shí)連接第二與非門63b的第二輸入端與第三與非門64b的第二輸入端。第二與非門63b的輸出端為第一時(shí)鐘電路6b的第一輸出端,第三與非門64b的輸出端即為第一時(shí)鐘電路6b的第二輸出端。第二時(shí)鐘電路6c包括第二與門61c、第五或非門62c、第五與非門63c、第六與非門64c和第四緩沖器65c。第四緩沖器65c的輸入端、第二與門61c的第一輸入端和第五或非門62c的第二輸入端，分別連接D類功放芯片的系統(tǒng)時(shí)鐘電路，用來接收放電時(shí)鐘信號(hào)(discharge CK),第四緩沖器65c的輸入端、第二與門61c的第一輸入端和第五或非門62c的第二輸入端構(gòu)成第二時(shí)鐘電路6c的輸入端。充放電控制電路6a的第二輸出端同時(shí)連接第五與非門63c的第一輸入端與第六與非門64c的第一輸入端。第二與門61c的輸出端連接第五與非門63c的第二輸入端,第五或非門62c的輸出端連接第六或非門64c的第二輸入端。第五與非門63c的輸出端為第二時(shí)鐘電路6c的第一輸出端,第六與非門64c的輸出端為第二時(shí)鐘電路的第二輸出端。第一時(shí)鐘電路6b的第一輸出端連接第四與非門6d的第一輸入端,第一時(shí)鐘電路6b的第二輸出端連接第七與非門6e的第一輸入端。第二時(shí)鐘電路6c的第一輸出端連接第四與非門6d的第二輸入端，第二時(shí)鐘電路6c的第二輸出端連接第七與非門6e的第二輸入端。第四與非門6d的輸出連接第三開關(guān)SW3，第四與非門6d輸出第三控制信號(hào)，控制第三開關(guān)SW3的導(dǎo)通和關(guān)斷。第七與非門6e的輸出連接第四開關(guān)SW4。第七與非門6e輸出第四控制信號(hào)，控制第四開關(guān)SW4的導(dǎo)通和關(guān)斷。因此在第一時(shí)鐘電路6b的輸入端設(shè)置第三緩沖器65b,在第二時(shí)鐘電路6c的輸入端設(shè)置第四緩沖器65c的目的在于可以在第一時(shí)鐘電路6b和第二時(shí)鐘電路6c間形成一種抗交疊的結(jié)構(gòu)，保證第三控制信號(hào)和第四控制信號(hào)始終是反相的，保證第三開關(guān)SW3和第四開關(guān)SW4不會(huì)同時(shí)導(dǎo)通。請(qǐng)參閱圖6，連續(xù)調(diào)節(jié)電阻I屬于一種壓控電阻，包括輸入電阻11、NMOS開關(guān)12，NMOS開關(guān)12工作于三極管區(qū)域。NMOS開關(guān)12的源極連接輸入電阻11，輸入電阻11接一個(gè)輸入電容14。NMOS開關(guān)12的漏極連接放大器2的一個(gè)輸入端，NMOS開關(guān)12的柵極為連續(xù)調(diào)節(jié)電阻I的控制端，連接校正電路6的輸出端，即第一電容C21連接NMOS開關(guān)12的柵極。本實(shí)施例中，D信號(hào)被送入校正電路6的D輸入端，即充放電控制電路6a的D輸入端。當(dāng)PWM模塊3輸出的信號(hào)失真時(shí)，D信號(hào)為高電平。充放電控制電路6a的D輸入端接收D信號(hào)，充放電控制電路6a的EN輸入端接收EN信號(hào)。充放電控制電路6a對(duì)這兩個(gè)信號(hào)進(jìn)行邏輯計(jì)算后，充放電控制電路6a的第一輸出端輸出第一控制信號(hào)，第一控制信號(hào)為低電平，從而關(guān)斷第一開關(guān)SW1，充放電控制電路6a的第二輸出端輸出第二控制信號(hào)，第二控制信號(hào)為高電平，從而導(dǎo)通第二開關(guān)SW2，使第二電容C20處于放電狀態(tài)。由于第二與非門63b和第三與非門64b關(guān)斷,第二與非門63b和第三與非門64b輸出的信號(hào)均為低電平信號(hào)。第五與非門63c和第六與非門64c導(dǎo)通，因此第二電容C20和第一電容C21的放電間隔是由放電時(shí)鐘信號(hào)的周期決定的。在放電時(shí)鐘信號(hào)為高電平時(shí)，第五與非門63c輸出的信號(hào)為低電平信號(hào)，第四與非門6d輸出的第三控制信號(hào)為高電平信號(hào)，導(dǎo)通第三開關(guān)SW3，第六與非門64c輸出的信號(hào)為高電平信號(hào)，第七與非門6e輸出的第四控制信號(hào)為低電平信號(hào)，關(guān)斷第四開關(guān)SW4，第二電容C20向D類功放芯片的VCM端瞬時(shí)放電；在放電時(shí)鐘信號(hào)為低電平時(shí)，第五與非門63c輸出的信號(hào)為高電平信號(hào)，第四與非門6d輸出的第三控制信號(hào)為低電平信號(hào)，關(guān)斷第三開關(guān)SW3，第六與非門64c輸出的信號(hào)為低電平信號(hào)，第七與非門6e輸出的第四控制信號(hào)為高電平信號(hào)，第四開關(guān)SW4導(dǎo)通，第二電容C20和第一電容C21交換電荷，即第一電容C21向第二電容C20放電。這樣校正電路6輸出端所產(chǎn)生的校正電壓Vc連續(xù)降低，校正電壓Vc最低可降到共模電壓VCM。本實(shí)施例中第二電容C20的電容值應(yīng)該遠(yuǎn)小于的第一電容C21。依據(jù)充放電時(shí)鐘信號(hào)的周期和該防破音電路靈敏度的要求，一般第二電容C20的電容值為第一電容C21的幾百分之一。這樣通過設(shè)置第二電容C20和C21的電容值之比，可以保證校正電壓Vc平緩地下降。當(dāng)PWM模塊3輸出的信號(hào)不再失真時(shí)，那么第一控制信號(hào)為高電平，第一開關(guān)SWl導(dǎo)通，第二控制信號(hào)為低電平，第二開關(guān)SW2關(guān)斷,第二電容C20處于充電狀態(tài)。由于第五與非門63c和第六與非門64c關(guān)斷,第二與非門63b和第三與非門64b導(dǎo)通，因此第二電容C20和第一電容C21的充電間隔是由充電時(shí)鐘信號(hào)的周期決定的。在充電時(shí)鐘信號(hào)為低電平時(shí)，第二與非門63b輸出的信號(hào)為低電平信號(hào)，第四與非門6d輸出的第三控制信號(hào)為高電平信號(hào)，導(dǎo)通第三開關(guān)SW3,第三與非門64b輸出的信號(hào)為高電平信號(hào),第七與非門6e輸出的第四控制信號(hào)為低電平信號(hào)，關(guān)斷第四開關(guān)SW4，D類功放芯片的Vl端向第二電容C20瞬時(shí)充電；在充電時(shí)鐘信號(hào)為高電平時(shí)，第二與非門63b輸出的信號(hào)為高電平信號(hào)，第四與非門6d輸出的第三控制信號(hào)為低電平信號(hào)，關(guān)斷第三開關(guān)SW3，第四與非門64b輸出的信號(hào)為低電平信號(hào)，第七與非門65c輸出的第四控制信號(hào)為高電平信號(hào)，第四開關(guān)SW4導(dǎo)通，第二電容C20和第一電容C21交換電荷，即第二電容C20向第一電容C21充電。校正電壓Vc緩慢上升至參考電壓VI，參考電壓Vl的選取可略大于VCM+VTH。其中VTH為匪OS開關(guān)12導(dǎo)通的閾值電壓。本實(shí)施例中，充電時(shí)鐘信號(hào)和放電時(shí)鐘信號(hào)的周期都是由D類功放芯片的系統(tǒng)時(shí)鐘電路來控制的。放電時(shí)鐘信號(hào)的周期決定了該防破音電路的啟動(dòng)時(shí)間，充電時(shí)鐘信號(hào)的周期最終決定了該防破音電路的釋放時(shí)間。啟動(dòng)時(shí)間為從檢測(cè)到PWM模塊輸出的信號(hào)失真到整個(gè)該防破音電路完全展開的時(shí)間。釋放時(shí)間為從檢測(cè)到PWM信號(hào)不再失真，到整個(gè)該防破音電路完全釋放的時(shí)間。校正電壓Vc的信號(hào)被送入連續(xù)可調(diào)電阻1，若PWM模塊3輸出的信號(hào)失真,校正電壓Vc緩慢連續(xù)下降，NMOS開關(guān)12的電阻R開始進(jìn)入連續(xù)可調(diào)電阻區(qū)并逐步增大，則放大器2的放大增益逐步變小直至音頻輸入信號(hào)經(jīng)放大器2放大后落入三角波信號(hào)的包絡(luò)內(nèi)，破音消除。若PWM模塊3輸出的信號(hào)不再失真時(shí)，則校正電壓Vc緩慢增大至VI，NMOS開關(guān)12的電阻逐步減小直至NMOS開關(guān)12線性導(dǎo)通，電阻R幾乎為O。放大器2的放大增益逐步變大直至到正常到放大增益。破音校正過程中，D信號(hào)電平D、校正電壓Vc和NMOS開關(guān)電阻R隨時(shí)間的變化如圖8所示?？傊?，該電路通過校正電路6所產(chǎn)生的校正電壓Vc連續(xù)調(diào)節(jié)2放大器的放大增益。通過閉環(huán)反饋調(diào)節(jié)，最終D類功放芯片在音頻輸入信號(hào)過大或者電源電壓降低時(shí)，自動(dòng)平滑調(diào)整整個(gè)D類功放芯片的放大增益，使得整個(gè)D類功放芯片的輸出的信號(hào)不失真。本實(shí)用新型的一種用于D類功放芯片的防破音電路構(gòu)成一種閉環(huán)反饋的連續(xù)AGC控制(自動(dòng)增益控制)電路，自動(dòng)有效抑制了破音現(xiàn)象；同時(shí)在調(diào)整過程中，使放大器2的放大增益緩慢連續(xù)變化，取得良好的防破音效果。其避免了常見的ALC控制(自動(dòng)電平控制)中增益突變所帶來的聲音突變和已有的額外加入PWM控制中帶來電磁干涉的問題。請(qǐng)參閱圖7，在本實(shí)施例中，破音檢測(cè)電路5，包括第一異或門51、第一 D觸發(fā)器
55、第二 D觸發(fā)器56、或門57、窄脈沖時(shí)鐘發(fā)生電路53和若干個(gè)依次串聯(lián)的第三D觸發(fā)器58。第一異或門51的P輸入端連接PWM模塊3的P輸出端，用以采集PWM模塊3輸出的PWM+信號(hào)，第一異或門51的N輸入端連接PWM模塊3的N輸出端，用以采集PWM模塊3輸出的PWM-信號(hào)。第一異或門51的兩個(gè)輸入端就是破音檢測(cè)電路5的兩個(gè)輸入端。如果PWM模塊3輸出的信號(hào)不失真，則在系統(tǒng)時(shí)鐘信號(hào)CK的上升沿，即三角波信號(hào)的波峰處，PWM+信號(hào)和PWM-信號(hào)應(yīng)該同為高電平；在系統(tǒng)時(shí)鐘信號(hào)CK的下降沿，即三角波信號(hào)的波谷處，PWM+信號(hào)和PWM-信號(hào)應(yīng)該同為低電平。因此，如果PWM信號(hào)不失真，則第一異或門51的輸出端輸出的QO信號(hào)(前置觸發(fā)信號(hào))為低電平。反之，在三角波信號(hào)的波峰處，PWM+信號(hào)和PWM-信號(hào)會(huì)不同在高電平，在三角波信號(hào)的波谷處，PWM+信號(hào)和PWM-信號(hào)會(huì)不同在低電平，第一異或門51的輸出端輸出的QO信號(hào)為高電平。第一異或門51的輸出端同時(shí)與第一 D觸發(fā)器55的D端以及第二 D觸發(fā)器56的D端連接。從第一異或門51輸出的QO信號(hào)分別輸入第一 D觸發(fā)器55的和第二 D觸發(fā)器56。第一 D觸發(fā)器55的CK端連接D類功放芯片的系統(tǒng)時(shí)鐘電路。第一 D觸發(fā)器55對(duì)從第一 D觸發(fā)器55的D端輸入的QO信號(hào)進(jìn)行沿系統(tǒng)時(shí)鐘信號(hào)的上升沿的采樣，若QO信號(hào)為低電平，則第一 D觸發(fā)器55將不會(huì)被觸發(fā),第一 D觸發(fā)器的Q端輸出的Ql信號(hào)(第一D觸發(fā)信號(hào))為低電平，反之，Ql信號(hào)為高電平。第二 D觸發(fā)器56的CK端設(shè)置第三反相器52，第三反相器52連接D類功放芯片的系統(tǒng)時(shí)鐘電路，第二 D觸發(fā)器56對(duì)從第二 D觸發(fā)器56的D端輸入的QO信號(hào)進(jìn)行沿系統(tǒng)時(shí)鐘信號(hào)CK下降沿的米樣,若QO信號(hào)是低電平,則第二 D觸發(fā)器56的Q端輸出的Q2信號(hào)(第二 D觸發(fā)信號(hào))為低電平，反之，Q2信號(hào)為高電平?；蜷T57的第一輸入端與第一 D觸發(fā)器55的Q端連接,用以接受Ql信號(hào),或門57的第二輸入端連接第二 D觸發(fā)器56的Q端，用以接受Q2信號(hào)。Ql信號(hào)和Q2信號(hào)同為低電平時(shí)，或門57輸出端輸出的CRTLO信號(hào)(前置判斷信號(hào))為低電平；反之，Ql信號(hào)和Q2信號(hào)中只要有一個(gè)信號(hào)為高電平，或門57輸出的CRTLO信號(hào)為高電平。或門57的輸出端連接有若干個(gè)依次串聯(lián)第三D觸發(fā)器58，該若干個(gè)第三D觸發(fā)器是通過其D端和Q端依次串聯(lián)的。其中第一個(gè)第三D觸發(fā)器58的D端連接或門57的輸出端，后一個(gè)第三D觸發(fā)器58的D端連接前一個(gè)第三D觸發(fā)器58的Q端，最后一個(gè)第三D觸發(fā)器58的Q端為破音檢測(cè)電路5的輸出端。第三D觸發(fā)器58的CK端接收窄脈沖時(shí)鐘信號(hào)CK3，窄脈沖時(shí)鐘信號(hào)CK3的周期為系統(tǒng)時(shí)鐘信號(hào)CK的一半。一個(gè)窄脈沖時(shí)鐘信號(hào)CK3的周期內(nèi)，CTRLO信號(hào)為高電平，就有一個(gè)第三D觸發(fā)器58被觸發(fā)，在若干個(gè)窄脈沖時(shí)鐘信號(hào)CK3的周期內(nèi)，CTRLO信號(hào)均為高電平時(shí)，所有的第三D觸發(fā)器58都被觸發(fā)。那么，最后一個(gè)第三D觸發(fā)器的Q端向校正電路6輸出的D信號(hào)為高電平。反之，在任意一個(gè)窄脈沖時(shí)鐘信號(hào)CK3的周期內(nèi)，CTRLO信號(hào)都是低電平，若干個(gè)第三D觸發(fā)器58全部清零，最后一個(gè)第三D觸發(fā)器的Q端向校正電路6輸出的D信號(hào)為低電平。這是通過或門57的輸出端同時(shí)連接該若干個(gè)第三D觸發(fā)器58的RB端(清零端)實(shí)現(xiàn)的。通過調(diào)節(jié)第三D觸發(fā)器58的個(gè)數(shù)，可以改變破音檢測(cè)電路5對(duì)PWM+信號(hào)和PWM-信號(hào)中電壓毛刺等誤觸發(fā)信號(hào)的過濾能力。第三D觸發(fā)器58的個(gè)數(shù)最終取決于設(shè)定的門限閾值，即破音檢測(cè)電路5啟動(dòng)的閾值電壓大小，或者說是系統(tǒng)所允許的最大不失真電源幅度。由于窄脈沖時(shí)鐘信號(hào)CK3的周期為系統(tǒng)時(shí)鐘信號(hào)CK周期的一半，因此破音檢測(cè)電路5上設(shè)置窄脈沖時(shí)鐘發(fā)生電路53，窄脈沖時(shí)鐘發(fā)生電路53包括第五緩沖器531和第二異或門532，第五緩沖器531的輸入端和第二異或門532的P輸入端，分別連接D類功放芯片的系統(tǒng)時(shí)鐘電路，即第五緩沖器531的輸入端和第二異或門532的P輸入端構(gòu)成窄脈沖時(shí)鐘發(fā)生電路53的輸入端。第五緩沖器531的輸出端連接第二異或門532的N輸入端,第二異或門532的輸出端與該若干個(gè)第三D觸發(fā)器58的CK端同時(shí)連接，即第二異或門532的輸出端為窄脈沖時(shí)鐘發(fā)生電路53的輸出端，經(jīng)過窄脈沖時(shí)鐘發(fā)生電路53的調(diào)制，輸入第三D觸發(fā)器58窄脈沖時(shí)鐘信號(hào)CK3的周期為系統(tǒng)時(shí)鐘信號(hào)CK的周期的一半。本技術(shù)領(lǐng)域中的普通技術(shù)人員應(yīng)當(dāng)認(rèn)識(shí)到，以上的實(shí)施例僅是用來說明本實(shí)用新型，而并非用作為對(duì)本實(shí)用新型的限定，只要在本實(shí)用新型的實(shí)質(zhì)精神范圍內(nèi)，對(duì)以上實(shí)施例的變化、變型都將落在本實(shí)用新型的權(quán)利要求書范圍內(nèi)。
權(quán)利要求1.一種用于D類功放芯片的防破音電路，包括放大器(2)、PWM模塊(3)、破音檢測(cè)電路(5)和校正電路(6)，其特征在于 所述防破音電路還包括兩個(gè)連續(xù)可調(diào)電阻(I);所述的兩個(gè)連續(xù)可調(diào)電阻(I) 一一對(duì)應(yīng)地設(shè)置于所述放大器(2)的兩個(gè)輸入端； 所述校正電路(6)的輸出端設(shè)置第四開關(guān)(SW4)、第二電容(C20)和第一電容(C21),所述第二電容(C20)和所述第一電容(C21)分別接地，所述第二電容(C20)和所述第一電容(C21)通過所述第四開關(guān)(SW4)連接，所述第二電容(C20)的電容值小于所述第一電容(C21)的電容值； 所述第一電容(C21)同時(shí)連接所述的兩個(gè)連續(xù)可調(diào)電阻(1)，并產(chǎn)生連續(xù)變化的校正電壓Vc，控制所述的兩個(gè)連續(xù)可調(diào)電阻(I)的電阻值。
2.根據(jù)權(quán)利要求1所述的一種用于D類功放芯片的防破音電路，其特征在于所述校正電路(6)還包括的第一開關(guān)(SWl)和第二開關(guān)(SW2)、所述第二電容(C20)通過所述第一開關(guān)(SWl)接所述D類功放芯片的Vl端，所述第二電容(C20)通過所述第二開關(guān)(SW2)接所述D類功放芯片的VCM端，所述PWM模塊(3)輸出的信號(hào)失真時(shí)，所述第二開關(guān)(SW2)處于導(dǎo)通狀態(tài)，所述第一開關(guān)(Sffl)處于關(guān)斷狀態(tài)。
3.根據(jù)所述權(quán)利要求2所述的一種用于D類功放芯片的防破音電路，其特征在于所述校正電路(6 )包括充放電控制電路(6a)，所述充放電控制電路(6a)包括D輸入端、EN輸入端、第一輸出端和第二輸出端，其中，第一輸出端連接所述第一開關(guān)(SWl),第二輸出端連接所述第二開關(guān)(SW2); 所述充放電控制電路(6a)中，D輸入端接收來自所述破音檢測(cè)電路(5)的D信號(hào)，EN輸入端接收來自D類功放芯片的使能信號(hào)端的EN信號(hào)，第一輸出端和第二輸出端對(duì)應(yīng)輸出相互反相的第一控制信號(hào)和第二控制信號(hào)； 所述PWM模塊(3)輸出的信號(hào)失真時(shí)，第一控制信號(hào)為低電平，所述第一開關(guān)(SWl)處于關(guān)斷狀態(tài)，第二控制信號(hào)為高電平，所述第二開關(guān)(SW2)處于導(dǎo)通狀態(tài)。
4.根據(jù)權(quán)利要求2或3所述的一種用于D類功放芯片的防破音電路，其特征在于所述校正電路(6 )還包括的第三開關(guān)(SW3 )，所述第三開關(guān)(SW3 ) 一端連接所述第二電容(C20 )，另一端同時(shí)連接所述第二開關(guān)(SW2)以及所述第一開關(guān)(SW1)。
5.根據(jù)權(quán)利要求4所述的一種用于D類功放芯片的防破音電路，其特征在于所述校正電路(6)還包括第一時(shí)鐘電路(6b)、第二時(shí)鐘電路(6c)、第四與非門(6d)和第七與非門(6e);所述第一時(shí)鐘電路(6b)包括第一輸出端和第二輸出端,所述第一時(shí)鐘電路(6b)的第一輸出端和第二輸出端對(duì)應(yīng)連接所述第四與非門(6d)的第一輸入端和第七與非門(6e)的第一輸入端；所述第二時(shí)鐘電路(6c)包括第一輸出端和第二輸出端,所述第二時(shí)鐘電路(6c)的第一輸出端和第二輸出端對(duì)應(yīng)連接所述第四與非門(6d)的第二輸入端和第七與非門(6e)的第二輸入端，所述第四與非門(6d)的輸出端連接所述第三開關(guān)(SW3)，所述第七與非門(6e)的輸出端連接所述第四開關(guān)(SW4)。
6.根據(jù)權(quán)利要求5所述的一種用于D類功放芯片的防破音電路，其特征在于所述第一時(shí)鐘電路(6b)的輸入端設(shè)置第三緩沖器(65b),所述第二時(shí)鐘電路(6c)的輸入端設(shè)置第四緩沖器(65c)。
7.根據(jù)權(quán)利要求1至3任意一項(xiàng)所述的一種用于D類功放芯片的防破音電路，其特征在于所述連續(xù)可調(diào)電阻(I)包括依次串聯(lián)的輸入電阻(11)和NMOS開關(guān)(12 )，所述NMOS開關(guān)(12)的漏極連接所述放大器(2)的輸入端，所述NMOS開關(guān)(12)的柵極連接所述第一電容(C21)。
8.根據(jù)權(quán)利要求1至3中所述的一種用于D類功放芯片的防破音電路，其特征在于所述破音檢測(cè)電路(5)包括第一 D觸發(fā)器(55)、第二 D觸發(fā)器(56)、第一或門(57)、若干個(gè)第三D觸發(fā)器(58)和窄脈沖時(shí)鐘發(fā)生電路(53)，該若干個(gè)第三D觸發(fā)器(58)通過其D端和Q端依次串聯(lián)；其中第一個(gè)所述第三D觸發(fā)器(58)的D端連接所述或門(57)輸出端，最后一個(gè)所述第三D觸發(fā)器(58)的Q端為所述破音檢測(cè)電路(5)的輸出端，所述窄脈沖時(shí)鐘發(fā)生電路(53)的輸入端連接D類功放芯片的系統(tǒng)時(shí)鐘電路，所述窄脈沖時(shí)鐘發(fā)生電路(53)的輸出端同時(shí)連接該若干個(gè)第三D觸發(fā)器(58)的CK端。
9.根據(jù)權(quán)利要求8所述的一種用于D類功放芯片的防破音電路，其特征在于所述第一或門(57)的輸出端同時(shí)連接該若干個(gè)第三觸發(fā)器(58)的RB端。
專利摘要本實(shí)用新型公開了一種用于D類功放芯片的防破音電路，包括放大器、PWM模塊、破音檢測(cè)電路、校正電路以及兩個(gè)連續(xù)可調(diào)電阻；所述的兩個(gè)連續(xù)可調(diào)電阻一一對(duì)應(yīng)地設(shè)置于所述放大器的兩個(gè)輸入端，所述校正電路的輸出端設(shè)置第四開關(guān)、第二電容和第一電容，所述第二電容和所述第一電容分別接地，所述第二電容和所述第一電容通過所述第四開關(guān)連接，所述第二電容的電容值小于所述第一電容的電容值；所述第一電容同時(shí)與所述的兩個(gè)連續(xù)可調(diào)電阻連接，并產(chǎn)生連續(xù)變化的校正電壓Vc，控制所述的兩個(gè)連續(xù)可調(diào)電阻的電阻值。其技術(shù)效果是實(shí)現(xiàn)了對(duì)放大器放大增益的連續(xù)調(diào)整，確保了破音校正過程中，D類功放芯片仍舊保持良好的音質(zhì)。
文檔編號(hào)H03F1/26GK202906845SQ20122060638
公開日2013年4月24日 申請(qǐng)日期2012年11月16日 優(yōu)先權(quán)日2012年11月16日
發(fā)明者劉燕濤 申請(qǐng)人:上海貝嶺股份有限公司