專利名稱：一種差分延遲單元電路及環(huán)形振蕩器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及集成電路設(shè)計(jì)領(lǐng)域，尤其涉及一種差分延遲單元電路及環(huán)形振蕩器。
背景技術(shù)：
鎖相環(huán)(pll)在片上系統(tǒng)有著廣泛的應(yīng)用，提供精準(zhǔn)的時(shí)鐘信號(hào)。壓控振蕩器(VCO)，是Pll的核心模塊，對(duì)設(shè)計(jì)的要求非常高。VCO電路結(jié)構(gòu)普遍有兩種:環(huán)行振蕩器和LC振蕩器。由于環(huán)行振蕩器電路結(jié)構(gòu)簡(jiǎn)單，對(duì)工藝要求不高，便于集成，所以在片上系統(tǒng)中得到了最廣泛的應(yīng)用環(huán)行振蕩器是由幾個(gè)基本的延遲單元電路相連組成一個(gè)環(huán)路，分單端和差分兩種電路結(jié)構(gòu)。由于差分結(jié)構(gòu)具有較好的抗噪聲能力，因此比較多的應(yīng)用于高速的Pll中。一般用于差分環(huán)行振蕩的基本差分延遲單元電路如圖1所示，Ml管和M2管為差分輸入對(duì)，M5管和M6管為二極管連接作為常導(dǎo)通的負(fù)載，Vcont通過控制M3管和M4的柵端，來控制其流過的電流，從而改變其延遲的時(shí)間。M7管作為尾電流源提供穩(wěn)定的電流源，其偏置電壓是Vb。該基本差分延遲單元電路的缺點(diǎn)是:需要外加的一個(gè)偏置電壓Vb，給設(shè)計(jì)帶來難度；在低功耗電路系統(tǒng)中，工作電壓越來越低，而這里的尾電流源消耗了電壓降，使得其在低電壓的應(yīng)用帶來了障礙；同時(shí)該電路的線性度會(huì)比較差。

實(shí)用新型內(nèi)容本實(shí)用新型的主要目的在于提供一種應(yīng)用于差分環(huán)形振蕩器的差分延遲單元電路，旨在解決現(xiàn)在的基本差分延遲單元電路需要外加的一個(gè)偏置電壓Vb，給設(shè)計(jì)帶來難度，在低功耗電路系統(tǒng)中，工作電壓越來越低，而該電路的尾電流源消耗了電壓降，使得其在低電壓的應(yīng)用帶來了障礙，同時(shí)該電路的線性度會(huì)比較差的問題。本實(shí)用新型是這樣實(shí)現(xiàn)的，一種應(yīng)用于差分環(huán)形振蕩器的差分延遲單元電路，包括:第一PMOS 管 Mp 1、第二 PMOS 管 Mp2、第三 PMOS 管 Mp3、第四 PMOS 管 Mp4、第五 PMOS管 Mp5、第一 NMOS 管 Mnl、第二 NMOS 管 Mn2 ；所述第一 NMOS管Mnl與第二 NMOS管Mn2形成差分對(duì)管，所述第一 NMOS管Mnl與正輸入節(jié)點(diǎn)(IN+)連接，所述第二NMOS管Mn2的柵極與負(fù)輸入節(jié)點(diǎn)(IN-)連接，所述正輸入節(jié)點(diǎn)(IN+)與負(fù)輸入節(jié)點(diǎn)(IN-)的輸入為差分輸入，所述第一 NMOS管Mnl的漏極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第二 NMOS管Mn2的漏極與正輸出節(jié)點(diǎn)(OUT+)連接，所述正輸出節(jié)點(diǎn)(OUT+)與負(fù)輸出節(jié)點(diǎn)(OUT-)的輸出為差分輸出，所述第一 PMOS管Mpl和第二 PMOS管Mp2交叉耦合，所述第一 NMOS管Mnl與第二 NMOS管Mn2的源級(jí)都接地，所述第一 PMOS管Mpl的漏極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第二 PMOS管Mp2的漏極與正輸出節(jié)點(diǎn)(OUT+)連接，所述第一 PMOS管Mpl的柵極與正輸出節(jié)點(diǎn)(OUT+)連接，第二 PMOS管Mp2的柵極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第一 PMOS管Mpl和第二 PMOS管Mp2的源級(jí)都接電源(VDD)，所述第三PMOS管Mp3的漏極分別與負(fù)輸出節(jié)點(diǎn)(OUT-)以及所述第三PMOS管Mp3的柵極連接，所述第三PMOS管Mp3的源級(jí)與所述第五PMOS管Mp5的漏極連接，所述第四PMOS管Mp4的漏極分別與正輸出節(jié)點(diǎn)(OUT+)以及所述第四PMOS管Mp4的柵極連接，所述第四PMOS管Mp4的源級(jí)與所述第五PMOS管Mp5的漏極連接，所述第五PMOS管Mp5的源級(jí)與電源VDD連接，所述第五PMOS管Mp5的柵極與控制電壓(Vctrl)連接。本實(shí)用新型的另一目的在于提供一種環(huán)形振蕩器，包括至少兩個(gè)差分延遲單元電路，所述差分延遲單元電路包括:第一PMOS 管 Mp1、第二 PMOS 管 Mp2、第三 PMOS 管 Mp3、第四 PMOS 管 Mp4、第五 PMOS管 Mp5、第一 NMOS 管 Mnl、第二 NMOS 管 Mn2 ；所述第一 NMOS管Mnl與第二 NMOS管Mn2形成差分對(duì)管，所述第一 NMOS管Mnl與正輸入節(jié)點(diǎn)(IN+)連接，所述第二NMOS管Mn2的柵極與負(fù)輸入節(jié)點(diǎn)(IN-)連接，所述正輸入節(jié)點(diǎn)(IN+)與負(fù)輸入節(jié)點(diǎn)(IN-)的輸入為差分輸入，所述第一 NMOS管Mnl的漏極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第二 NMOS管Mn2的漏極與正輸出節(jié)點(diǎn)(OUT+)連接，所述正輸出節(jié)點(diǎn)(OUT+)與負(fù)輸出節(jié)點(diǎn)(OUT-)的輸出為差分輸出，所述第一 PMOS管Mpl和第二 PMOS管Mp2交叉耦合，所述第一 NMOS管Mnl與第二 NMOS管Mn2的源級(jí)都接地，所述第一 PMOS管Mpl的漏極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第二 PMOS管Mp2的漏極與正輸出節(jié)點(diǎn)(OUT+)連接，所述第一 PMOS管Mpl的柵極與正輸出節(jié)點(diǎn)(OUT+)連接，第二 PMOS管Mp2的柵極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第一 PMOS管Mpl和第二 PMOS管Mp2的源級(jí)都接電源(VDD)，所述第三PMOS管Mp3的漏極分別與負(fù)輸出節(jié)點(diǎn)(0UT-)以及所述第三PMOS管Mp3的柵極連接，所述第三PMOS管Mp3的源級(jí)與所述第五PMOS管Mp5的漏極連接，所述第四PMOS管Mp4的漏極分別與正輸出節(jié)點(diǎn)(OUT+)以及所述第四PMOS管Mp4的柵極連接，所述第四PMOS管Mp4的源級(jí)與所述第五PMOS管Mp5的漏極連接，所述第五PMOS管Mp5的源級(jí)與電源VDD連接，所述第五PMOS管Mp5的柵極與控制電壓(Vctrl)連接。在本實(shí)用新型中，電路結(jié)構(gòu)簡(jiǎn)單，便于集成，容易實(shí)現(xiàn)，不需要額外的偏置電壓，能夠廣泛的應(yīng)用于低工作電壓的應(yīng)用場(chǎng)合，輸出具有良好的線性度和很寬的輸出頻率范圍，能夠用于實(shí)現(xiàn)低抖動(dòng)的高速壓控振蕩器，輸出具有低抖動(dòng)，良好的線性度以及很寬的輸出頻率范圍，能夠?qū)崿F(xiàn)高速振蕩。

圖1是一般用于差分環(huán)行振蕩的基本差分延遲單元電路圖；圖2是本實(shí)用新型實(shí)施例提供的差分延遲單元電路圖；圖3是本實(shí)用新型實(shí)施例提供的環(huán)形振蕩電路的結(jié)構(gòu)圖。
具體實(shí)施方式
為了使本實(shí)用新型的目的、原理及優(yōu)點(diǎn)更加清楚明白，
以下結(jié)合附圖及實(shí)施例，對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本實(shí)用新型，并不用于限定本實(shí)用新型。在本實(shí)用新型中，為了適應(yīng)工作電壓的不斷降低，以及降低其干擾噪聲，本實(shí)用新型電路去掉了尾電流管，這樣就省掉了額外的偏置電壓要求。[0018]圖2示出了本實(shí)用新型實(shí)施例提供的應(yīng)用于差分環(huán)形振蕩器的差分延遲單元電路，為了便于說明，僅示出了與本實(shí)用新型相關(guān)的部分，詳述如下。本實(shí)用新型是這樣實(shí)現(xiàn)的，一種應(yīng)用于差分環(huán)形振蕩器的差分延遲單元電路，包括:第一PMOS 管 Mpl、第二 PMOS 管 Mp2、第三 PMOS 管 Mp3、第四 PMOS 管 Mp4、第五 PMOS管 Mp5、第一 NMOS 管 Mnl、第二 NMOS 管 Mn2 ；所述第一 NMOS管Mnl與第二 NMOS管Mn2形成差分對(duì)管，所述第一 NMOS管Mnl與正輸入節(jié)點(diǎn)(IN+)連接，所述第二NMOS管Mn2的柵極與負(fù)輸入節(jié)點(diǎn)(IN-)連接，所述正輸入節(jié)點(diǎn)(IN+)與負(fù)輸入節(jié)點(diǎn)(IN-)的輸入為差分輸入，所述第一 NMOS管Mnl的漏極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第二 NMOS管Mn2的漏極與正輸出節(jié)點(diǎn)(OUT+)連接，所述正輸出節(jié)點(diǎn)(OUT+)與負(fù)輸出節(jié)點(diǎn)(OUT-)的輸出為差分輸出，所述第一 PMOS管Mpl和第二 PMOS管Mp2交叉耦合，所述第一 NMOS管Mnl與第二 NMOS管Mn2的源級(jí)都接地，所述第一 PMOS管Mpl的漏極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第二 PMOS管Mp2的漏極與正輸出節(jié)點(diǎn)(OUT+)連接，所述第一 PMOS管Mpl的柵極與正輸出節(jié)點(diǎn)(OUT+)連接，第二 PMOS管Mp2的柵極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第一 PMOS管Mpl和第二 PMOS管Mp2的源級(jí)都接電源(VDD)，所述第三PMOS管Mp3的漏極分別與負(fù)輸出節(jié)點(diǎn)(0UT-)以及所述第三PMOS管Mp3的柵極連接，所述第三PMOS管Mp3的源級(jí)與所述第五PMOS管Mp5的漏極連接，所述第四PMOS管Mp4的漏極分別與正輸出節(jié)點(diǎn)(OUT+)以及所述第四PMOS管Mp4的柵極連接，所述第四PMOS管Mp4的源級(jí)與所述第五PMOS管Mp5的漏極連接，所述第五PMOS管Mp5的源級(jí)與電源VDD連接，所述第五PMOS管Mp5的柵極與控制電壓(Vctrl)連接。工作原理如下:在正常振蕩周期內(nèi)，當(dāng)正輸入節(jié)點(diǎn)IN+電壓為高，負(fù)輸入節(jié)點(diǎn)IN-電壓為低時(shí)，第一 NMOS管Mnl導(dǎo)通，第二 NMOS管Mn2截止。這時(shí)候，第五PMOS管Mp5和第三PMOS管Mp3導(dǎo)通，柵級(jí)受負(fù)輸出端OUT-控制的第五PMOS管Mp5也會(huì)導(dǎo)通，正輸出端OUT+的電壓將被拉高到電源VDD，第四PMOS管Mp4和第一 PMOS管Mpl將會(huì)關(guān)斷，這樣第五PMOS管Mp5的電流將全部流過第三PMOS管Mp3和第一 NMOS管Mnl在下個(gè)半周期內(nèi)，左邊的支路和右邊的支路工作狀態(tài)將依次交替，完成一個(gè)振蕩周期。在本實(shí)用新型中，為了適應(yīng)工作電壓的不斷降低，以及降低其干擾噪聲，本實(shí)用新型去掉了尾電流管，這樣就省掉了額外的偏置電壓要求。第一 PMOS管Mpl和第二 PMOS管Mp2形成交叉耦合的連接方式維持振蕩，既提高了其轉(zhuǎn)換的速度，又提高了其線性度。同時(shí)，第一 PMOS管Mpl和第二 PMOS管Mp2的源級(jí)連接到電源VDD，這樣可以增加輸出幅度，從而可以起到減少相位噪聲的效果，也就是可以達(dá)到低抖動(dòng)的性能。第一 NMOS管Mnl和第二NMOS管Mn2是一對(duì)沒有尾電流源的差分對(duì)管。第三PMOS管Mp3和第四PMOS管Mp4接成二極管形式做負(fù)載管，同時(shí)其源端接第五PMOS管Mp5的漏級(jí)，這樣連接的好處就是減少了電源VDD的干擾，盡可能的減少抖動(dòng)。第五PMOS管Mp5作為一個(gè)電流源，其柵級(jí)受控制電壓Vctrl控制，控制電壓Vctrl的變化會(huì)弓I起第五PMOS管Mp5的電流變化，從而引起第三PMOS管Mp3和第四PMOS管Mp4電流的變化，這樣就使整個(gè)差分延遲單元電路的延遲時(shí)間發(fā)生了變化，那么整個(gè)環(huán)行振蕩器的振蕩周期也將發(fā)生變化，從而實(shí)現(xiàn)控制壓控振蕩器的變化。圖3示出了本實(shí)用新型實(shí)施例提供的環(huán)形振蕩電路的結(jié)構(gòu)，為了便于說明，僅示出了與本實(shí)用新型相關(guān)的部分，詳述如下。一種環(huán)形振蕩器，其特征在于，所述環(huán)形振蕩器包括至少兩個(gè)差分延遲單元電路100,所述差分延遲單元電路100包括:第一PMOS 管 Mp 1、第二 PMOS 管 Mp2、第三 PMOS 管 Mp3、第四 PMOS 管 Mp4、第五 PMOS管 Mp5、第一 NMOS 管 Mnl、第二 NMOS 管 Mn2 ；所述第一 NMOS管Mnl與第二 NMOS管Mn2形成差分對(duì)管，所述第一 NMOS管Mnl與正輸入節(jié)點(diǎn)(IN+)連接，所述第二NMOS管Mn2的柵極與負(fù)輸入節(jié)點(diǎn)(IN-)連接，所述正輸入節(jié)點(diǎn)(IN+)與負(fù)輸入節(jié)點(diǎn)(IN-)的輸入為差分輸入，所述第一 NMOS管Mnl的漏極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第二 NMOS管Mn2的漏極與正輸出節(jié)點(diǎn)(OUT+)連接，所述正輸出節(jié)點(diǎn)(OUT+)與負(fù)輸出節(jié)點(diǎn)(OUT-)的輸出為差分輸出，所述第一 PMOS管Mpl和第二 PMOS管Mp2交叉耦合，所述第一 NMOS管Mnl與第二 NMOS管Mn2的源級(jí)都接地，所述第一 PMOS管Mpl的漏極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第二 PMOS管Mp2的漏極與正輸出節(jié)點(diǎn)(OUT+)連接，所述第一 PMOS管Mpl的柵極與正輸出節(jié)點(diǎn)(OUT+)連接，第二 PMOS管Mp2的柵極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第一 PMOS管Mpl和第二 PMOS管Mp2的源級(jí)都接電源(VDD)，所述第三PMOS管Mp3的漏極分別與負(fù)輸出節(jié)點(diǎn)(0UT-)以及所述第三PMOS管Mp3的柵極連接，所述第三PMOS管Mp3的源級(jí)與所述第五PMOS管Mp5的漏極連接，所述第四PMOS管Mp4的漏極分別與正輸出節(jié)點(diǎn)(OUT+)以及所述第四PMOS管Mp4的柵極連接，所述第四PMOS管Mp4的源級(jí)與所述第五PMOS管Mp5的漏極連接，所述第五PMOS管Mp5的源級(jí)與電源VDD連接，所述第五PMOS管Mp5的柵極與控制電壓(Vctrl)連接。在本實(shí)用新型中，控制電壓Vctrl同時(shí)控制至少2個(gè)延遲單元電路100，通過控制電壓Vctrl的調(diào)整，來改變延遲單元電路100的延遲時(shí)間，從而達(dá)到改變整個(gè)環(huán)行振蕩器振蕩頻率的作用。基于對(duì)振蕩器的抖動(dòng)性能和功耗的綜合考慮，一般選取差分延遲單元的級(jí)數(shù)為4級(jí)，若每個(gè)差分延遲單元電路100的延遲時(shí)間為td，那么該4級(jí)差分振蕩的振蕩頻率為 f = I/(2*4*td)。在本實(shí)用新型中，電路結(jié)構(gòu)簡(jiǎn)單，便于集成，容易實(shí)現(xiàn)，不需要額外的偏置電壓，能夠廣泛的應(yīng)用于低工作電壓的應(yīng)用場(chǎng)合，輸出具有良好的線性度和很寬的輸出頻率范圍，能夠用于實(shí)現(xiàn)低抖動(dòng)的高速壓控振蕩器，輸出具有低抖動(dòng)，良好的線性度以及很寬的輸出頻率范圍，能夠?qū)崿F(xiàn)高速振蕩。以上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
權(quán)利要求1.一種差分延遲單元電路，其特征在于，所述差分延遲單元電路包括: 第一 PMOS管Mpl、第二 PMOS管Mp2、第三PMOS管Mp3、第四PMOS管Mp4、第五PMOS管Mp5、第一 NMOS 管 Mnl、第二 NMOS 管 Mn2 ； 所述第一 NMOS管Mnl與第二 NMOS管Mn2形成差分對(duì)管，所述第一 NMOS管Mnl與正輸入節(jié)點(diǎn)(IN+)連接，所述第二 NMOS管Mn2的柵極與負(fù)輸入節(jié)點(diǎn)(IN-)連接，所述正輸入節(jié)點(diǎn)(IN+)與負(fù)輸入節(jié)點(diǎn)(IN-)的輸入為差分輸入，所述第一 NMOS管Mnl的漏極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第二 NMOS管Mn2的漏極與正輸出節(jié)點(diǎn)(OUT+)連接，所述正輸出節(jié)點(diǎn)(OUT+)與負(fù)輸出節(jié)點(diǎn)(0UT-)的輸出為差分輸出，所述第一 PMOS管Mpl和第二 PMOS管Mp2交叉耦合，所述第一 NMOS管Mnl與第二 NMOS管Mn2的源級(jí)都接地，所述第一 PMOS管Mpl的漏極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第二 PMOS管Mp2的漏極與正輸出節(jié)點(diǎn)(OUT+)連接，所述第一 PMOS管Mpl的柵極與正輸出節(jié)點(diǎn)(OUT+)連接，第二 PMOS管Mp2的柵極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第一 PMOS管Mpl和第二 PMOS管Mp2的源級(jí)都接電源(VDD)，所述第三PMOS管Mp3的漏極分別與負(fù)輸出節(jié)點(diǎn)(0UT-)以及所述第三PMOS管Mp3的柵極連接，所述第三PMOS管Mp3的源級(jí)與所述第五PMOS管Mp5的漏極連接，所述第四PMOS管Mp4的漏極分別與正輸出節(jié)點(diǎn)(OUT+)以及所述第四PMOS管Mp4的柵極連接，所述第四PMOS管Mp4的源級(jí)與所述第五PMOS管Mp5的漏極連接，所述第五PMOS管Mp5的源級(jí)與電源VDD連接，所述第五PMOS管Mp5的柵極與控制電壓(Vctrl)連接。
2.一種環(huán)形振蕩器，其特征在于，所述環(huán)形振蕩器包括至少兩個(gè)差分延遲單元電路，所述差分延遲單元電路包括: 第一 PMOS管Mpl、第二 PMOS管Mp2、第三PMOS管Mp3、第四PMOS管Mp4、第五PMOS管Mp5、第一 NMOS 管 Mnl、第二 NMOS 管 Mn2 ； 所述第一 NMOS管Mnl與第二 NMOS管Mn2形成差分對(duì)管，所述第一 NMOS管Mnl與正輸入節(jié)點(diǎn)(IN+)連接，所述第二 NMOS管Mn2的柵極與負(fù)輸入節(jié)點(diǎn)(IN-)連接，所述正輸入節(jié)點(diǎn)(IN+)與負(fù)輸入節(jié)點(diǎn)(IN-)的輸入為差分輸入，所述第一 NMOS管Mnl的漏極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第二 NMOS管Mn2的漏極與正輸出節(jié)點(diǎn)(OUT+)連接，所述正輸出節(jié)點(diǎn)(OUT+)與負(fù)輸出節(jié)點(diǎn)(0UT-)的輸出為差分輸出，所述第一 PMOS管Mpl和第二 PMOS管Mp2交叉耦合，所述第一 NMOS管Mnl與第二 NMOS管Mn2的源級(jí)都接地，所述第一 PMOS管Mpl的漏極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第二 PMOS管Mp2的漏極與正輸出節(jié)點(diǎn)(OUT+)連接，所述第一 PMOS管Mpl的柵極與正輸出節(jié)點(diǎn)(OUT+)連接，第二 PMOS管Mp2的柵極與負(fù)輸出節(jié)點(diǎn)(0UT-)連接，所述第一 PMOS管Mpl和第二 PMOS管Mp2的源級(jí)都接電源(VDD)，所述第三PMOS管Mp3的漏極分別與負(fù)輸出節(jié)點(diǎn)(0UT-)以及所述第三PMOS管Mp3的柵極連接，所述第三PMOS管Mp3的源級(jí)與所述第五PMOS管Mp5的漏極連接，所述第四PMOS管Mp4的漏極分別與正輸出節(jié)點(diǎn)(OUT+)以及所述第四PMOS管Mp4的柵極連接，所述第四PMOS管Mp4的源級(jí)與所述第五PMOS管Mp5的漏極連接，所述第五PMOS管Mp5的源級(jí)與電源VDD連接，所述第五PMOS管Mp5的柵極與控制電壓(Vctrl)連接。
專利摘要本實(shí)用新型涉及一種差分延遲單元電路及環(huán)形振蕩器，包括第一NMOS管與第二NMOS管形成差分對(duì)管，其柵極分別接正輸入節(jié)點(diǎn)和負(fù)輸入節(jié)點(diǎn)，漏極分別接負(fù)輸出節(jié)點(diǎn)和正輸出節(jié)點(diǎn)，源級(jí)都接地，交叉耦合的第一PMOS管和第二PMOS管的漏極分別接負(fù)輸出節(jié)點(diǎn)和正輸出節(jié)點(diǎn)，柵極分別接正輸出節(jié)點(diǎn)和負(fù)輸出節(jié)點(diǎn)，源級(jí)都接電源，第三PMOS管的漏極分別與負(fù)輸出節(jié)點(diǎn)以及柵極連接，源級(jí)與第五PMOS管的漏極連接，第四PMOS管的漏極分別與正輸出節(jié)點(diǎn)以及柵極連接，源級(jí)與第五PMOS管的漏極連接，第五PMOS管的源級(jí)與電源連接，柵極與控制電壓連接。在本實(shí)用新型中，電路結(jié)構(gòu)簡(jiǎn)單，便于集成，不需要額外的偏置電壓。
文檔編號(hào)H03L7/099GK203014775SQ20122060625
公開日2013年6月19日 申請(qǐng)日期2012年11月15日 優(yōu)先權(quán)日2012年11月15日
發(fā)明者梁仁光, 胡勝發(fā) 申請(qǐng)人:安凱(廣州)微電子技術(shù)有限公司