專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實(shí)施例涉及半導(dǎo)體裝置，尤其涉及半導(dǎo)體裝置的電源電路。
背景技術(shù)：
一般而言，半導(dǎo)體裝置被供應(yīng)有來(lái)自外部的電壓以操作內(nèi)部電路。然而，即使在降低半導(dǎo)體裝置的功耗時(shí)，半導(dǎo)體裝置仍然可以穩(wěn)定操作內(nèi)部電路，同時(shí)即使在半導(dǎo)體裝置不操作的模式(例如省電模式)下，或者在半導(dǎo)體裝置消耗低功率(例如當(dāng)半導(dǎo)體裝置在低頻率下操作時(shí))的情況下，半導(dǎo)體裝置仍然被供應(yīng)相同的供應(yīng)電壓以操作內(nèi)部電路，因而發(fā)生不必要的電流消耗和泄泄漏電路。因此，當(dāng)半導(dǎo)體裝置消耗低功率時(shí)，需要一種電源電路能通過(guò)改變電壓來(lái)防止電流消耗和泄漏電路發(fā)生。

發(fā)明內(nèi)容
在本發(fā)明的一個(gè)實(shí)施例中，一種半導(dǎo)體裝置包括:電源改變單元，所述電源改變單元被配置成接收使能信號(hào)和電源電壓；根據(jù)使能信號(hào)產(chǎn)生第一電壓或第二電壓；根據(jù)電平信號(hào)改變第二電壓的電壓電平；以及供應(yīng)第一電壓或第二電壓作為內(nèi)部電路的驅(qū)動(dòng)電壓，其中，內(nèi)部電路接收第一輸入信號(hào)以輸出第二輸入信號(hào)。在本發(fā)明的另一個(gè)實(shí)施例中，一種半導(dǎo)體裝置包括:電源改變單元，所述電源改變單元被配置成響應(yīng)于使能信號(hào)或電平信號(hào)來(lái)改變電源電壓，以產(chǎn)生電壓電平與電源電壓相同的第一電壓或電壓電平低于電源電壓的第二電壓；以及供應(yīng)第一電壓或第二電壓作為內(nèi)部電路的驅(qū)動(dòng)電壓，其中內(nèi)部電路接收第一輸入信號(hào)以輸出第二輸入信號(hào)，并且在內(nèi)部電路中，第一輸入信號(hào)在第一電壓與接地電壓之間或在第二電壓與接地電壓之間擺動(dòng)。


結(jié)合

本發(fā)明的特征、方面和實(shí)施例，其中:圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的電源電路的示意性框圖；圖2A是根據(jù)本發(fā)明的一個(gè)實(shí)施例的電源改變單元的示意性框圖；圖2B是根據(jù)本發(fā)明的一個(gè)實(shí)施例的擺幅電平調(diào)整單元的示意性框圖；以及圖3是根據(jù)本發(fā)明的一個(gè)實(shí)施例的電源電路的詳細(xì)電路圖。
具體實(shí)施例方式下文將參照附圖結(jié)合示例性實(shí)施例來(lái)說(shuō)明根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體裝置。
圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的電源電路的示意性框圖。參照?qǐng)D1，根據(jù)本發(fā)明的本實(shí)施例的電源電路可以被配置成包括電源改變單元100和擺幅電平調(diào)整單元300。將參照?qǐng)D1描述電源電路的操作。電源改變單元100接收使能信號(hào)en和電平信號(hào)Iv以產(chǎn)生第一電壓vl和第二電壓v2,以及將使能信號(hào)en反相的使能取反信號(hào)enb。第一電壓VI或第二電壓v2被供應(yīng)給內(nèi)部電路200作為內(nèi)部電路200的驅(qū)動(dòng)電壓。內(nèi)部電路200接收第一輸入信號(hào)ini以產(chǎn)生第二輸入信號(hào)in2。擺幅電平調(diào)整單元300接收使能信號(hào)en和使能取反信號(hào)enb以調(diào)整第二輸入信號(hào)in2的擺幅電平，由此產(chǎn)生輸出信號(hào)out。在用于判定功率模式的裝置中，在判定一般電壓模式時(shí)，使能信號(hào)en輸出為高電平，而在判定相對(duì)低于一般電壓模式的低電壓模式時(shí)，使能信號(hào)en輸出為低電平。使能信號(hào)en可以是在半導(dǎo)體裝置中所使用的命令信號(hào)，諸如激活信號(hào)act。一般半導(dǎo)體裝置具有用于停止外圍電路的操作的省電模式，以降低在待機(jī)狀態(tài)下所消耗的不必要的功率消耗。根據(jù)本發(fā)明的實(shí)施例，省電模式可以是低電壓模式。當(dāng)使能信號(hào)en選中低電壓模式時(shí)，電平信號(hào)Iv是在低電壓模式下判定電壓電平的信號(hào)。作為判定電壓電平的信號(hào)的電平信號(hào)Iv可在例如時(shí)間數(shù)字轉(zhuǎn)換器(time todigitalconverterJDC)裝置中判定且輸出。TDC裝置是一般用于測(cè)量信號(hào)的頻率的裝置。一般而言，TDC裝置接收半導(dǎo)體裝置中所使用的時(shí)鐘。TDC裝置產(chǎn)生與輸入時(shí)鐘的頻率相對(duì)應(yīng)的碼值。當(dāng)碼值是預(yù)定頻率或更高的頻率時(shí)，TDC裝置判定信號(hào)是高頻率的。如果TDC裝置判定信號(hào)是高頻率的，則電平信號(hào)Iv的邏輯電平輸出為低電平。當(dāng)碼值是預(yù)定頻率或更低的頻率時(shí)，TDC裝置判定信號(hào)是低頻率的。如果TDC裝置判定信號(hào)是低頻率的，則電平信號(hào)Iv的邏輯電平輸出為高電平。TDC裝置即使在一般電壓模式下，仍然輸出電平信號(hào)lv。然而，當(dāng)使能信號(hào)en為高電平時(shí)，根據(jù)本發(fā)明的實(shí)施例的電源改變單元100不根據(jù)電平信號(hào)Iv產(chǎn)生低電壓模式的電壓；而使能信號(hào)en為低電平時(shí),根據(jù)電平信號(hào)Iv而產(chǎn)生低電壓模式的電壓。例如，使能信號(hào)en在判定功率模式的裝置中輸出為低電平。在此情況下，功率模式變成省電模式。省電模式包括自我刷新模式。當(dāng)省電模式為自我刷新模式時(shí)，半導(dǎo)體裝置一般以頻率比半導(dǎo)體中所使用的內(nèi)部時(shí)鐘的頻率更低的內(nèi)部時(shí)鐘操作。一般而言，如果TDC裝置基于半導(dǎo)體裝置中所使用的內(nèi)部時(shí)鐘判定出碼值是預(yù)定頻率或更低的頻率，則TDC裝置判定信號(hào)是低頻率的，使得TDC裝置輸出電平信號(hào)Iv的邏輯電平為高電平。例如，當(dāng)使能信號(hào)en為低電平時(shí)，在本發(fā)明的實(shí)施例中，通過(guò)根據(jù)電平信號(hào)Iv改變電壓電平而輸出第一電壓vl。使能取反信號(hào)enb是將使能信號(hào)en的邏輯電平反相的信號(hào)。更具體而言，電源改變單兀100在使能信號(hào)en輸入為高電平時(shí)產(chǎn)生第一電壓vl,且供應(yīng)所產(chǎn)生的第一電壓vl給內(nèi)部電路200。電源改變單元100在使能信號(hào)輸入為低電平時(shí)，根據(jù)電平信號(hào)Iv改變電壓且供應(yīng)第二電壓v2給內(nèi)部電路200。第二電壓v2低于第一電壓vl。第一電壓vl或第二電壓v2被供應(yīng)給內(nèi)部電路200，并且內(nèi)部電路200使用所供應(yīng)的第一電壓vl或所供應(yīng)的第二電壓v2作為其驅(qū)動(dòng)電壓。內(nèi)部電路200接收第一輸入信號(hào)ini以輸出第二輸入信號(hào)in2,并使用第一電壓vl或第二電壓v2作為驅(qū)動(dòng)電壓。 內(nèi)部電路200可以是通過(guò)使用半導(dǎo)體裝置內(nèi)的電源電壓而被驅(qū)動(dòng)的電路。調(diào)整擺幅電平調(diào)整單元300，使得第二輸入信號(hào)in2可以在接地電壓與電源電壓Vdd之間操作，并且擺幅電平調(diào)整單元300判定第二輸入信號(hào)的擺幅寬度以將輸出信號(hào)out輸出。圖2A是根據(jù)本發(fā)明的一個(gè)實(shí)施例的電源改變單元100的示意性框圖。參照?qǐng)D2A，根據(jù)本發(fā)明的一個(gè)實(shí)施例的電源改變單元100可以被配置成包括第一電源單元110和第二電源單元120。第一電源單元110接收使能信號(hào)en以產(chǎn)生第一電壓vl。第二電源單元120接收使能信號(hào)en和電平信號(hào)Iv以產(chǎn)生第二電壓v2和使能取反信號(hào)enb。具體地，第一電源單元110在使能信號(hào)en的邏輯電平為高電平時(shí)產(chǎn)生第一電壓vl，而在使能信號(hào)en的邏輯電平為低電平時(shí)不產(chǎn)生第一電壓vl。當(dāng)使能信號(hào)en的邏輯電平為高電平時(shí)，第二電源單元120產(chǎn)生使能取反信號(hào)enb，不產(chǎn)生第二電壓v2。當(dāng)使能信號(hào)en的邏輯電平為低電平時(shí)，第二電源單元120根據(jù)電平信號(hào)Iv產(chǎn)生第二電壓v2并且產(chǎn)生使能取反信號(hào)enb。更具體而言，當(dāng)使能信號(hào)en的邏輯電平為低電平且電平信號(hào)Iv的邏輯電平輸入為低電平時(shí)，第二電源單元120產(chǎn)生比第一電壓vl低預(yù)定電壓的第二電壓v2的電壓。即，如果第一電壓vl被設(shè)定為Vdd且預(yù)定電壓被設(shè)定為Vtn,則第二電壓v2變成Vdd_Vtn。此夕卜，當(dāng)使能信號(hào)en的邏輯電平為低電平且電平信號(hào)Iv的邏輯電平輸入為高電平時(shí)，第二電源單元120產(chǎn)生比第一電壓vl低兩倍預(yù)定電壓的第二電壓v2的電壓。在此情況下，第二電壓v2變成Vdd_2*Vtn。圖2B是根據(jù)本發(fā)明的一個(gè)實(shí)施例的擺幅電平調(diào)整單元300的示意性框圖。參照?qǐng)D2B，根據(jù)本發(fā)明的實(shí)施例的擺幅電平調(diào)整單元300包括擺幅電壓發(fā)生器310和CMOS反相器單元320。擺幅電壓發(fā)生器310可以被配置成包括第一擺幅電壓發(fā)生器311、第二擺幅電壓發(fā)生器312和運(yùn)算器313。CMOS反相器單元320接收從內(nèi)部電路200產(chǎn)生的第二輸入信號(hào)in2以將第二輸入信號(hào)in2反相，由此將輸出信號(hào)out輸出。運(yùn)算器313接收使能信號(hào)en和輸出信號(hào)out，并對(duì)所接收的使能信號(hào)en和輸出信號(hào)out進(jìn)行邏輯運(yùn)算以產(chǎn)生開關(guān)信號(hào)Si。第一擺幅電壓發(fā)生器311根據(jù)開關(guān)信號(hào)Si產(chǎn)生第三電壓v3。第二擺幅電壓發(fā)生器312根據(jù)使能取反信號(hào)enb產(chǎn)生第三電壓v3。因此，第三電壓v3是從第一擺幅電壓發(fā)生器311或第二擺幅電壓發(fā)生器312產(chǎn)生的電壓。CMOS反相器單元320使用第三電壓v3作為驅(qū)動(dòng)電壓，以調(diào)整第二輸入信號(hào)in2的擺幅電平。圖3是根據(jù)本發(fā)明的一個(gè)實(shí)施例的電源電路的詳細(xì)電路圖。參照?qǐng)D3，根據(jù)本發(fā)明的實(shí)施例的電源電路可以被配置成包括電源改變單元100和擺幅電平調(diào)整單元300。電源改變單元100包括第一電源單元110和第二電源單元120。具體地，電源改變單元100可以被配置成包括第一至第三PMOS晶體管pl、p2及P3，第一至第三NMOS晶體管nl、n2及n3,以及第一反相器ivl。從電源改變單元100供應(yīng)第一電壓vl或第二電壓v2給內(nèi)部電路200作為驅(qū)動(dòng)電壓。內(nèi)部電路200接收第一輸入信號(hào)ini以產(chǎn)生第二輸入信號(hào)in2。具體地，擺幅電平調(diào)整單元300包括第四至第五PMOS晶體管p4和p5、第四至第五NMOS晶體管n4和n5、以及第一或非門norl。第一至第五NMOS晶體管nl、n2、n3、n4及n5的閾值電壓(以下為“Vtn”)相同。第一電源單兀110包括第一反相器ivl和第三PMOS晶體管p3。第一電源單兀110將使能信號(hào)en輸入至第一反相器ivl。第一反相器ivl將使能信號(hào)en反相，并將反相的使能信號(hào)en輸入至第三PMOS晶體管p3的柵極。第三PMOS晶體管p3的柵極接收反相的使能信號(hào)en，且其源極被供應(yīng)有電壓Vdd，使得第三PMOS晶體管p3的漏極產(chǎn)生第二電壓v2。因此，當(dāng)?shù)谌齈MOS晶體管p3導(dǎo)通時(shí)，第一電壓vl具有與輸入電源電壓Vdd相同的電壓電平。當(dāng)輸入至第一電源單元110的使能信號(hào)en為低電平時(shí)，使能信號(hào)en的邏輯電平在第一反相器ivl中被反相，且使能信號(hào)en以高電平被輸入至第三PMOS晶體管p3的柵極，使得第三PMOS晶體管p3不操作。當(dāng)輸入第一電源單元110的使能信號(hào)en為高電平時(shí)，使能信號(hào)en的邏輯電平在第一反相器ivl中被反相，且使能信號(hào)en以低電平輸入至第三PMOS晶體管P3的柵極，使得第三PMOS晶體管p3的漏極產(chǎn)生第一電壓vl。第二電源單元120包括第一至第二 PMOS晶體管pi和p2、以及第一至第三NMOS晶體管nl、n2及n3。第一 PMOS晶體管pi的柵極被供應(yīng)有電平信號(hào)lv。第一 PMOS晶體管pi的源極與第二節(jié)點(diǎn)node2連接,且第一 PMOS晶體管pi的漏極與第一節(jié)點(diǎn)nodel連接。第一 NMOS晶體管nl的柵極和漏極與第二節(jié)點(diǎn)node2連接，且第一 NMOS晶體管nl的源極與第一節(jié)點(diǎn)nodel連接。因此，第二節(jié)點(diǎn)node2與第一 PMOS晶體管pi的源極和第一 NMOS晶體管nl的柵極和漏極連接。第二節(jié)點(diǎn)node2被供應(yīng)有電源電壓Vdd。第二 PMOS晶體管p2的柵極被供應(yīng)有使能信號(hào)en。第二 PMOS晶體管的源極與第一節(jié)點(diǎn)nodel連接，且其漏極與第三節(jié)點(diǎn)node3連接。第二 NMOS晶體管n2的柵極被供應(yīng)有使能信號(hào)en。第二 NMOS晶體管n2的漏極與第三節(jié)點(diǎn)node3連接，且第二 NMOS晶體管的源極與接地電壓源Vss連接。因此，第二 PMOS晶體管p2和第二 NMOS晶體管n2被輸入使能信號(hào)en，并輸出反相的使能信號(hào)en至第三節(jié)點(diǎn)node3，其中反相的使能信號(hào)en為使能取反信號(hào)enb。因此，第一 PMOS晶體管pi的漏極和第一 NMOS晶體管nl的源極與第一節(jié)點(diǎn)nodel連接。第三NMOS晶體管n3的柵極與第三節(jié)點(diǎn)連接，且其漏極被供應(yīng)有電源電壓Vdd，使得第三NMOS晶體管n3的源極產(chǎn)生第二電壓v2。首先，當(dāng)?shù)谝?PMOS晶體管pi的柵極被供應(yīng)有低電平的電平信號(hào)Iv時(shí)，第一 PMOS晶體管pi被驅(qū)動(dòng)。在此情況下，第一 NMOS晶體管nl的柵極和漏極被供應(yīng)有電源電壓Vdd，使得從第一 NMOS晶體管nl的源極產(chǎn)生的電壓被阻斷，且第一節(jié)點(diǎn)nodel產(chǎn)生從第一 PMOS晶體管Pl的漏極供應(yīng)的電壓。因此，第一節(jié)點(diǎn)nodel的電壓與電源電壓Vdd相同。當(dāng)使能信號(hào)en以低電平輸入第二電源單元120時(shí)，第二 PMOS晶體管p2的柵極通過(guò)被供應(yīng)使能信號(hào)en而被驅(qū)動(dòng)，而第二 NMOS晶體管n2未被驅(qū)動(dòng)。因此，與第一節(jié)點(diǎn)nodel相同的電壓輸出至第三節(jié)點(diǎn)node3。因此，第三節(jié)點(diǎn)node3的電壓與電源電壓Vdd相同。第三NMOS晶體管n3的柵極與第三節(jié)點(diǎn)node3連接，且其漏極被供應(yīng)有電源電壓Vdd,使得第三NMOS晶體管n3的源極輸出第二電壓v2。在此情況下，由于第三節(jié)點(diǎn)node3的電壓是電源電壓Vdd，因此從第三NMOS晶體管n3的源極輸出的第二電壓v2比電源電壓Vdd降低第三NMOS晶體管n3的閾值電壓值Vtn，并隨后輸出第二電壓v2。S卩，第二電壓v2的值變成電源電壓Vdd-閾值電壓Vtn。然而，當(dāng)使能信號(hào)en以高電平輸入第二電源單元120時(shí)，第二 PMOS晶體管p2未被驅(qū)動(dòng)，而僅第二 NMOS晶體管n2被驅(qū)動(dòng)，使得低電平的使能取反信號(hào)enb輸出至第三節(jié)點(diǎn)node3。因此,在此情況下,不輸出第二電壓v2。接著，當(dāng)?shù)谝?PMOS晶體管pi的柵極被供應(yīng)有高電平的電平信號(hào)Iv時(shí)，第一 PMOS晶體管Pl未被驅(qū)動(dòng)。在此情況下，第一 NMOS晶體管nl的柵極和漏極被供應(yīng)有電源電壓Vdd，使得從第一 NMOS晶體管nl的源極產(chǎn)生的電壓被供應(yīng)給第一節(jié)點(diǎn)nodel。因此，第一節(jié)點(diǎn)nodel的電壓比電源電壓Vdd降低第一 NMOS晶體管nl的閾值電壓值Vtn，并隨后被輸出。S卩，第一節(jié)點(diǎn)nodel的電壓變成電源電壓Vdd-閾值電壓Vtn。當(dāng)使能信號(hào)en以低電平輸入第二電源單元120時(shí)，第二 PMOS晶體管p2的柵極通過(guò)被供應(yīng)使能信號(hào)en而被驅(qū)動(dòng)，而第二 NMOS晶體管n2未被驅(qū)動(dòng)。因此，與第一節(jié)點(diǎn)nodel相同的電壓輸出至第三節(jié)點(diǎn)node3。第三節(jié)點(diǎn)node3的電壓比電源電壓Vdd降低第一 NMOS晶體管nl的閾值電壓值Vtn，并隨后被輸出。S卩，第三節(jié)點(diǎn)node3的電壓變成電源電壓Vdd-閾值電壓Vtn。第三NMOS晶體管n3的柵極與第三節(jié)點(diǎn)node3連接，且其漏極被供應(yīng)有電源電壓Vdd,使得第三NMOS晶體管n3的源極輸出第二電壓v2。在此情況下，由于第三節(jié)點(diǎn)node3的電壓為電源電壓Vdd-閾值電壓Vtn，因此從第三NMOS晶體管n3的源極輸出的第二電壓v2比“電源電壓Vdd-閾值電壓Vtn”降低第三NMOS晶體管n3的閾值電壓值Vtn，并隨后被輸出。S卩，第二電壓v2的值變成電源電壓Vdd-2*閾值電壓2*Vtn。然而，當(dāng)使能信號(hào)en以高電平輸入第二電源單元120時(shí)，第二 PMOS晶體管p2未被驅(qū)動(dòng)，而僅第二 NMOS晶體管n2被驅(qū)動(dòng)，因此低電平的使能取反信號(hào)enb輸出至第三節(jié)點(diǎn)node3。因此,在此情況下,不輸出第二電壓v2。從電源改變單元100供應(yīng)第一電壓vl或第二電壓v2給內(nèi)部電路200作為驅(qū)動(dòng)電壓。內(nèi)部電路200接收第一輸入信號(hào)ini以產(chǎn)生第二輸入信號(hào)in2。擺幅電平調(diào)整單元300包括擺幅電壓發(fā)生器310和CMOS反相器單元320。擺幅電壓發(fā)生器310可以被配置成包括第一擺幅電壓發(fā)生器311、第二擺幅電壓發(fā)生器312及運(yùn)算器313。具體地，擺幅電平調(diào)整單元300包括第四至第五PMOS晶體管p4和p5、第四至第五NMOS晶體管n4和n5、以及第一或非門norl。第一擺幅電壓發(fā)生器311包括第四PMOS晶體管p4。第四PMOS晶體管p4的柵極被供應(yīng)有從運(yùn)算器313輸出的開關(guān)信號(hào)Si，其漏極與第四節(jié)點(diǎn)node4連接，以及其源極被供應(yīng)有電源電壓Vdd。
第三電壓v3與第四節(jié)點(diǎn)node4的電壓相同。第二擺幅電壓發(fā)生器312包括第四PMOS晶體管n4。第四NMOS晶體管n4的柵極與第三節(jié)點(diǎn)node3連接，其源極與第四節(jié)點(diǎn)node4連接，且其漏極被供應(yīng)有電源電壓Vdd。CMOS反相器單元320包括第五PMOS晶體管p5和第五NMOS晶體管n5。第五PMOS晶體管p5的柵極被供應(yīng)有第二輸入信號(hào)in2，其源極與第四節(jié)點(diǎn)node4連接，且其漏極與第五節(jié)點(diǎn)node5連接。第五NMOS晶體管n5的柵極被供應(yīng)有第二輸入信號(hào)in2,其漏極與第五節(jié)點(diǎn)node5連接，且其源極與接地電壓源連接。S卩，第五PMOS晶體管p5和第五NMOS晶體管n5被供應(yīng)有第二輸入信號(hào)in2，并將第二輸入信號(hào)in2反相,且隨后輸出反相的第二輸入信號(hào)in2至第五節(jié)點(diǎn)node5。運(yùn)算器313對(duì)從第五節(jié)點(diǎn)node5輸出的輸出信號(hào)out和使能信號(hào)en進(jìn)行邏輯運(yùn)算以產(chǎn)生開關(guān)信號(hào)Si。開關(guān)信號(hào)Si被輸入至第四PMOS晶體管p4的柵極。運(yùn)算器313由第一或非門norl配置。將參照?qǐng)D3說(shuō)明擺幅電平調(diào)整單元300的操作。首先說(shuō)明擺幅電平調(diào)整單元300在使能信號(hào)en的邏輯電平為高電平時(shí)的操作。當(dāng)使能信號(hào)en的邏輯電平為高電平時(shí)，從第三節(jié)點(diǎn)node3輸出的信號(hào)是使能取反信號(hào)enb，使得使能取反信號(hào)enb的邏輯電平為低電平。第四NMOS晶體管n4的柵極與第三節(jié)點(diǎn)node3連接，因而被供應(yīng)有低電平的使能取反信號(hào)enb,使得第四NMOS晶體管n4未被驅(qū)動(dòng)。當(dāng)運(yùn)算器313被供應(yīng)有高電平的使能信號(hào)en時(shí)，不論第五節(jié)點(diǎn)node5的輸出信號(hào)out的邏輯電平如何，運(yùn)算器313輸出低電平的信號(hào)。第五節(jié)點(diǎn)node5的信號(hào)變成輸出信號(hào)out。第四PMOS晶體管p4被供應(yīng)有低電平的邏輯信號(hào)，并隨后被驅(qū)動(dòng)以在第四節(jié)點(diǎn)node4產(chǎn)生電壓。在此情況下，在第四節(jié)點(diǎn)node4處產(chǎn)生的電壓與供應(yīng)給第四PMOS晶體管p4的源極的電源電壓Vdd相同。S卩，第四節(jié)點(diǎn)node4的電壓與電源電壓Vdd相同。接下來(lái)，將說(shuō)明使能信號(hào)en的邏輯電平為低電平且第二輸入信號(hào)in2的邏輯電平為高電平的情況。當(dāng)?shù)诙斎胄盘?hào)in2的邏輯電平為高電平時(shí)，CMOS反相器單元320的第五PMOS晶體管P5不導(dǎo)通，而僅第五NMOS晶體管n5導(dǎo)通。因此，當(dāng)?shù)诙斎胄盘?hào)in2的邏輯電平為高電平時(shí)，第五節(jié)點(diǎn)node5的輸出會(huì)輸出具有接地電壓Vss的電平的低電平信號(hào)，而不論第四節(jié)點(diǎn)node4的電壓如何。接下來(lái)，將說(shuō)明使能信號(hào)en的邏輯電平為低電平且第二輸入信號(hào)in2的邏輯電平為低電平的情況。當(dāng)使能信號(hào)en的邏輯電平為低電平時(shí)，從第三節(jié)點(diǎn)node3輸出的使能取反信號(hào)enb的邏輯電平為高電平。第二輸入信號(hào)in2被輸入第五PMOS晶體管p5和第五NMOS晶體管n5，因而反相的信號(hào)被輸出至第五節(jié)點(diǎn)node5。在此情況下，當(dāng)?shù)诙斎胄盘?hào)in2為低電平時(shí)，第五節(jié)點(diǎn)node5的輸出信號(hào)out為高電平。當(dāng)運(yùn)算器313被供應(yīng)有低電平的使能信號(hào)en和高電平的第五節(jié)點(diǎn)node5的輸出信號(hào)out時(shí)，運(yùn)算器313輸出低電平的開關(guān)信號(hào)Si。因此，第四PMOS晶體管p4被供應(yīng)有低電平的開關(guān)信號(hào)Si以在第四節(jié)點(diǎn)node4產(chǎn)生電壓。在此情況下，在第四節(jié)點(diǎn)node4產(chǎn)生的電壓與電源電壓Vdd即供應(yīng)給第四PMOS晶體管p4的源極的電壓相同。即，第四節(jié)點(diǎn)node4的電壓與電源電壓Vdd相同。然而，第四NMOS晶體管n4的柵極與第三節(jié)點(diǎn)node3連接，因而被供應(yīng)有高電平的使能信號(hào)enb，但與第四NMOS晶體管n4的源極連接的第四節(jié)點(diǎn)node4的電壓為電源電壓Vdd,因而并未超過(guò)第四NMOS晶體管n4的閾值電壓Vtn，使得第四NMOS晶體管n4未導(dǎo)通。換言之，當(dāng)使能信號(hào)en的邏輯電平為高電平時(shí)，擺幅電平調(diào)整單元300使第二輸入信號(hào)in2在電源電壓Vdd與接地電壓Vss之間擺動(dòng)。此外，當(dāng)使能信號(hào)en的邏輯電平為低電平且第二輸入信號(hào)in2為高電平時(shí)，擺幅電平調(diào)整單元300輸出接地電壓Vss的電平的輸出信號(hào)out，而不論第四節(jié)點(diǎn)node4的電壓如何。接下來(lái)，當(dāng)使能信號(hào)en的邏輯電平為低電平且第二輸入信號(hào)in2為低電平時(shí)，擺幅電平調(diào)整單元300輸出具有電源電壓Vdd的電平的高電平的輸出信號(hào)out。一般而言，擺幅電平調(diào)整單元300接收第二輸入信號(hào)in2以輸出在電源電壓Vdd與接地電壓Vss之間擺動(dòng)的信號(hào)。雖然以上已經(jīng)描述了某些實(shí)施例，但本領(lǐng)域技術(shù)人員可以理解，描述的實(shí)施例僅僅是示例性的。因此，不應(yīng)基于所描述的實(shí)施例來(lái)限制本文描述的裝置。而是，應(yīng)當(dāng)僅根據(jù)結(jié)合以上說(shuō)明和附圖的所附權(quán)利要求來(lái)理解本文描述的裝置。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括: 電源改變單元，所述電源改變單元被配置成接收使能信號(hào)和電源電壓，根據(jù)所述使能信號(hào)產(chǎn)生第一電壓或第二電壓，根據(jù)電平信號(hào)改變所述第二電壓的電壓電平，以及供應(yīng)所述第一電壓或所述第二電壓作為內(nèi)部電路的驅(qū)動(dòng)電壓，其中所述內(nèi)部電路接收第一輸入信號(hào)以輸出第二輸入信號(hào)。
2.如權(quán)利要求1項(xiàng)所述的半導(dǎo)體裝置，還包括擺幅電平調(diào)整單元，所述擺幅電平調(diào)整單元被配置成根據(jù)所述使能信號(hào)調(diào)整所述第二輸入信號(hào)的擺幅電平以將輸出信號(hào)輸出。
3.如權(quán)利要求2所述的半導(dǎo)體裝置，其中，所述第二電壓具有低于所述第一電壓的電壓電平。
4.如權(quán)利要求2所述的半導(dǎo)體裝置，其中，所述電源改變單元包括: 第一電源單元，所述第一電源單元被配置成根據(jù)所述使能信號(hào)接收所述電源電壓，并產(chǎn)生所述第一電壓；以及 第二電源單元，所述第二電源單元被配置成根據(jù)所述使能信號(hào)和所述電平信號(hào)接收所述電源電壓，并產(chǎn)生所述第二電壓。
5.如權(quán)利要求4所述的半導(dǎo)體裝置，其中，所述第二電壓具有低于所述第一電壓的電壓電平。
6.如權(quán)利要求4所述的半導(dǎo)體裝置，其中，所述第一電源單元根據(jù)所述使能信號(hào)產(chǎn)生所述第一電壓。
7.如權(quán)利要求 6所述的半導(dǎo)體裝置，其中，所述第一電源單元產(chǎn)生電壓電平與所述電源電壓相同的所述第一電壓。
8.如權(quán)利要求4所述的半導(dǎo)體裝置，其中，所述第二電源單元根據(jù)所述使能信號(hào)產(chǎn)生所述第二電壓。
9.如權(quán)利要求8所述的半導(dǎo)體裝置，其中，當(dāng)所述電平信號(hào)的邏輯電平為低電平時(shí)，所述第二電源單元產(chǎn)生比所述電源電壓降低預(yù)定電壓的電壓。
10.如權(quán)利要求9所述的半導(dǎo)體裝置，其中，所述預(yù)定電壓是NMOS晶體管的閾值電壓。
11.如權(quán)利要求9所述的半導(dǎo)體裝置，其中，所述第二電源單元根據(jù)所述電平信號(hào)產(chǎn)生比所述電源電壓降低預(yù)定電壓的電壓。
12.如權(quán)利要求11所述的半導(dǎo)體裝置，其中，所述預(yù)定電壓是所述NMOS晶體管的閾值電壓的兩倍。
13.如權(quán)利要求2所述的半導(dǎo)體裝置，其中，所述擺幅電平調(diào)整單元包括: CMOS反相器單元，所述CMOS反相器單元被配置成將所述第二輸入信號(hào)反相以產(chǎn)生輸出信號(hào)；以及 擺幅電壓發(fā)生器，所述擺幅電壓發(fā)生器被配置成根據(jù)所述使能信號(hào)和所述輸出信號(hào)接收所述電源電壓，并供應(yīng)第三電壓作為所述CMOS反相器單元的驅(qū)動(dòng)電壓。
14.如權(quán)利要求13所述的半導(dǎo)體裝置，其中，所述擺幅電壓發(fā)生器包括: 運(yùn)算器，所述運(yùn)算器被配置成對(duì)所述使能信號(hào)和所述輸出信號(hào)進(jìn)行邏輯運(yùn)算以產(chǎn)生開關(guān)信號(hào); 第一擺幅電壓發(fā)生器，所述第一擺幅電壓發(fā)生器被配置成根據(jù)所述開關(guān)信號(hào)產(chǎn)生所述第三電壓；以及第二擺幅電壓發(fā)生器，所述第二擺幅電壓發(fā)生器被配置成根據(jù)反相所述使能信號(hào)的使能取反信號(hào)產(chǎn)生所述第三電壓。
15.如權(quán)利要求14所述的半導(dǎo)體裝置，其中，所述擺幅電壓發(fā)生器根據(jù)所述使能信號(hào)產(chǎn)生與所述電源電壓相同的第三電壓。
16.如權(quán)利要求14所述的半導(dǎo)體裝置，其中，所述運(yùn)算器根據(jù)所述使能信號(hào)產(chǎn)生低電平的開關(guān)信號(hào)，而不論所述輸出信號(hào)的邏輯電平如何。
17.如權(quán)利要求14所述的半導(dǎo)體裝置，其中，所述第一擺幅電壓發(fā)生器根據(jù)所述開關(guān)信號(hào)產(chǎn)生與所述電源電壓相同的第三電壓。
18.如權(quán)利要求14所述的半導(dǎo)體裝置，其中，所述擺幅電壓發(fā)生器根據(jù)所述使能信號(hào)和所述第二輸入信號(hào)產(chǎn)生與所述第二電壓相同的第三電壓。
19.如權(quán)利要求14所述的半導(dǎo)體裝置，其中，所述擺幅電壓發(fā)生器根據(jù)所述使能信號(hào)和所述第二輸入信號(hào)產(chǎn)生與所述電源電壓相同的第三電壓。
20.如權(quán)利要求14所述的半導(dǎo)體裝置，其中，所述第二擺幅電壓發(fā)生器根據(jù)所述使能取反信號(hào)和所述第二輸入信號(hào)產(chǎn)生與所述電源電壓相同的第三電壓。
21.如權(quán)利要求2所述的半導(dǎo)體裝置，其中，所述擺幅電平調(diào)整單元根據(jù)所述使能信號(hào)被調(diào)整，使得所述第二輸入信號(hào)的擺幅電平處于所述電源電壓與接地電壓之間。
22.如權(quán)利要求2所述的半導(dǎo)體裝置，其中，所述擺幅電平調(diào)整單元對(duì)所述使能信號(hào)和所述第二輸入信號(hào)進(jìn)行邏輯運(yùn)算，并根據(jù)所述使能信號(hào)確定所述第二輸入信號(hào)的擺幅電平。
23.如權(quán)利要求2所述的半導(dǎo)體裝置，其中，所述擺幅電平調(diào)整單元根據(jù)響應(yīng)所述使能信號(hào)的所述第二輸入 信號(hào)的邏輯電平來(lái)確定所述第二輸入信號(hào)的擺幅電平。
24.—種半導(dǎo)體裝置，包括: 電源改變單元，所述電源改變單元被配置成響應(yīng)于使能信號(hào)或電平信號(hào)來(lái)改變電源電壓，以產(chǎn)生與所述電源電壓相同的第一電壓或電壓電平低于所述電源電壓的第二電壓，并供應(yīng)所述第一電壓或所述第二電壓作為內(nèi)部電路的驅(qū)動(dòng)電壓，其中，所述內(nèi)部電路接收第一輸入信號(hào)以輸出第二輸入信號(hào)以及使所述內(nèi)部電路中的所述第一輸入信號(hào)在所述第一電壓與接地電壓之間擺動(dòng)或在所述第二電壓與所述接地電壓之間擺動(dòng)。
25.如權(quán)利要求24所述的半導(dǎo)體裝置，還包括:擺幅電平調(diào)整單元，所述擺幅電平調(diào)整單元接收所述第二輸入信號(hào)，并響應(yīng)于所述使能信號(hào)輸出在所述電源電壓與所述接地電壓之間擺動(dòng)的信號(hào)。
26.如權(quán)利要求25所述的半導(dǎo)體裝置，其中，所述電源改變單元包括: 第一電源單元，所述第一電源單元被配置成根據(jù)所述使能信號(hào)接收所述電源電壓，并產(chǎn)生所述第一電壓；以及 第二電源單元，所述第二電源單元被配置成根據(jù)所述使能信號(hào)和所述電平信號(hào)接收所述電源電壓，并產(chǎn)生所述第二電壓。
27.如權(quán)利要求26所述的半導(dǎo)體裝置，其中，當(dāng)所述使能信號(hào)的邏輯電平是高電平時(shí)，所述第一電源單元產(chǎn)生所述第一電壓。
28.如權(quán)利要求26所述的半導(dǎo)體裝置，其中，當(dāng)所述使能信號(hào)的邏輯電平是低電平時(shí)，所述第二電源單元產(chǎn)生所述第二電壓。
29.如權(quán)利要求28所述的半導(dǎo)體裝置，其中，當(dāng)所述電平信號(hào)的邏輯電平是低電平時(shí)，所述第二電源單元產(chǎn)生比所述電源電壓降低預(yù)定電壓的電壓。
30.如權(quán)利要求29所述的半導(dǎo)體裝置，其中，所述預(yù)定電壓是NMOS晶體管的閾值電壓。
31.如權(quán)利要求29所述的半導(dǎo)體裝置，其中，當(dāng)所述電平信號(hào)的邏輯電平是高電平時(shí)，所述第二電源單元產(chǎn)生比所述電源電壓降低預(yù)定電壓的電壓。
32.如權(quán)利要求31所述的半導(dǎo)體裝置，其中，所述預(yù)定電壓是所述NMOS晶體管的閾值電壓的兩倍。
33.如權(quán)利要求25所述的半導(dǎo)體裝置，其中，所述擺幅電平調(diào)整單元包括: CMOS反相器單元，所述CMOS反相器單元被配置成將所述第二輸入信號(hào)反相以產(chǎn)生輸出信號(hào)；以及 擺幅電壓發(fā)生器，所述擺幅電壓發(fā)生器被配置成根據(jù)所述使能信號(hào)和所述輸出信號(hào)接收所述電源電壓，并供應(yīng)第三電壓作為所述CMOS反相器單元的驅(qū)動(dòng)電壓。
34.如權(quán)利要求33所述的半導(dǎo)體裝置，其中，所述擺幅電壓發(fā)生器包括: 運(yùn)算器，所述運(yùn)算器被配置成對(duì)所述使能信號(hào)和所述輸出信號(hào)進(jìn)行邏輯運(yùn)算以產(chǎn)生開關(guān)信號(hào); 第一擺幅電壓發(fā)生器，所述第一擺幅電壓發(fā)生器被配置成根據(jù)所述開關(guān)信號(hào)產(chǎn)生所述第三電壓；以及 第二擺幅電壓發(fā)生器，所述第二擺幅電壓發(fā)生器被配置成根據(jù)反相所述使能信號(hào)的使能取反信號(hào)而產(chǎn)生所述第三電壓。
35.如權(quán)利要求34所述的半導(dǎo)體裝置，其中，所述運(yùn)算器是或非門。
36.如權(quán)利要求33所述的半導(dǎo)體裝置，其中，當(dāng)所述使能信號(hào)的邏輯電平是高電平時(shí)，所述擺幅電壓發(fā)生器產(chǎn)生與所述電源電壓相同的第三電壓。
37.如權(quán)利要求33所述的半導(dǎo)體裝置，其中，當(dāng)所述使能信號(hào)的邏輯電平是低電平且所述第二輸入信號(hào)的邏輯電平是低電平時(shí)，所述擺幅電壓發(fā)生器產(chǎn)生與所述電源電壓相同的第三電壓。
38.如權(quán)利要求33所述的半導(dǎo)體裝置，其中，當(dāng)所述使能信號(hào)的邏輯電平是低電平且所述第二輸入信號(hào)的邏輯電平是高電平時(shí)，所述擺幅電壓發(fā)生器產(chǎn)生與所述第二電壓相同的第三電壓。
39.如權(quán)利要求38所述的半導(dǎo)體裝置，其中，所述輸出信號(hào)的高電平是電源電壓電平且所述輸出信號(hào)的低電平是接地電壓電平。
全文摘要
本發(fā)明公開了一種半導(dǎo)體裝置，半導(dǎo)體裝置包括電源改變單元。電源改變單元被配置成接收使能信號(hào)和電源電壓，根據(jù)使能信號(hào)產(chǎn)生第一電壓或第二電壓，根據(jù)電平信號(hào)改變第二電壓的電壓電平，以及供應(yīng)第一電壓或第二電壓作為內(nèi)部電路的驅(qū)動(dòng)電壓，其中內(nèi)部電路接收第一輸入信號(hào)以輸出第二輸入信號(hào)。
文檔編號(hào)H03K19/094GK103138744SQ20121049907
公開日2013年6月5日 申請(qǐng)日期2012年11月29日 優(yōu)先權(quán)日2011年11月29日
發(fā)明者金基漢, 李鉉雨, 權(quán)大韓, 金喆友, 任秀彬 申請(qǐng)人:愛思開海力士有限公司, 高麗大學(xué)校產(chǎn)學(xué)協(xié)力團(tuán)