專利名稱：占空比校正裝置及相關方法
占空比校正裝置及相關方法
技術領域：
本發(fā)明有關于一種電子裝置，特別是關于一種占空比校正裝置。
背景技術：
倍頻器(Frequency Doubler)在數(shù)字電路和現(xiàn)今的頻率合成器中為一常見元件，其用以降低相位噪聲。在理想情況下，倍頻器可根據(jù)一輸入時鐘信號來產生一輸出時鐘信號，其中該輸出時鐘信號的頻率恰為該輸入時鐘信號的頻率的兩倍。實際上，輸入時鐘信號通常會有占空比誤差(Duty Cycle Error)，這導致頻域中產生參考雜散(Reference Spur)，并使得相關的模擬電路或數(shù)字電路的性能下降。因此，有必要設計一種新的占空比校正裝置來克服上述問題。

發(fā)明內容有鑒于此，本發(fā)明實施例提供一種占空比校正裝置及相關方法，以解決上述占空比誤差的問題。在一實施例中，本發(fā)明提供一種占空比校正裝置，包括輸入校正電路，根據(jù)第一控制信號校正輸入時鐘信號，以產生輸入校正時鐘信號；延遲鏈，包括串聯(lián)耦接的多個延遲單元，該延遲鏈用以延遲該輸入校正時鐘信號，于該延遲鏈的第一節(jié)點處產生第一延遲時鐘信號，并于該延遲鏈的第二節(jié)點處產生第二延遲時鐘信號，其中該多個延遲單元中的至少兩個分別具有可調延遲時間，該可調延遲時間根據(jù)一第二控制信號來控制；第一比較器，比較該輸入校正時鐘信號與該第一延遲時鐘信號，以產生該第一控制信號；以及第二比較器，比較該輸入校正時鐘信號與該第二延遲時鐘信號，以產生該第二控制信號。在另一實施例中，本發(fā)明提供一種占空比校正方法，包括下列步驟經由包括多個延遲單元的延遲鏈，延遲輸入時`鐘信號，于該延遲鏈的第一節(jié)點處產生第一延遲時鐘信號，且于該延遲鏈的第二節(jié)點處產生第二延遲時鐘信號，其中該多個延遲單元中的至少兩個分別具有可調延遲時間；控制該可調延遲時間，使得該延遲鏈的總延遲時間恰等于該輸入時鐘信號的時鐘周期；以及校正該輸入時鐘信號，并產生具有大致為50%的占空比的輸入校正時鐘信號。本發(fā)明實施例的占空比校正裝置及相關方法，可以校正輸入時鐘信號中的占空比誤差。

圖1為根據(jù)本發(fā)明一實施例所述的占空比校正裝置的結構示意圖；圖2為根據(jù)本發(fā)明另一實施例所述的占空比校正裝置的結構示意圖；圖3A為根據(jù)本發(fā)明實施例所述的占空比校正裝置中的一些時鐘信號的波形圖；圖3B為根據(jù)本發(fā)明實施例所述的占空比校正裝置中的一些時鐘信號的另一波形圖4A為根據(jù)本發(fā)明實施例所述的占空比校正裝置中的一些時鐘信號的再一波形圖；圖4B為根據(jù)本發(fā)明實施例所述的占空比校正裝置中的一些時鐘信號的又一波形圖；圖5為根據(jù)本發(fā)明一實施例所述的占空比校正方法的流程圖；圖6為根據(jù)本發(fā)明一實施例所述的占空比校正裝置的操作方式的流程圖。
具體實施方式

圖1為根據(jù)本發(fā)明一實施例所述的占空比校正裝置100的結構示意圖。如圖1所示，占空比校正裝置100至少包括輸入校正電路110、包括串聯(lián)f禹接的多個延遲單元120-1,120-2,…、120-N的延遲鏈120、第一比較器131，以及第二比較器132。輸入校正電路110根據(jù)第一控制信號SCl校正輸入時鐘信號CLKIN，以產生輸入校正時鐘信號CLKC。延遲鏈120用以延遲輸入校正時鐘信號CLKC，于延遲鏈120的第一節(jié)點NI處產生第一延遲時鐘信號CLKDl，并于延遲鏈120的第二節(jié)點N2處產生第二延遲時鐘信號CLKD2。在較佳實施例中，延遲單元120-1、120-2、…、120-N的一半設置于第一節(jié)點NI與第二節(jié)點N2之間。例如，若延遲單元之數(shù)量N等于8，則有四個延遲單元設置于第一節(jié)點NI與第二節(jié)點N2之間。在一實施例中，第二節(jié)點N2可以是延遲鏈120及其延遲單元120-1、120-2、…、120-N的尾端節(jié)點。然而，本發(fā)明并不限于此，在其他實施例中，第二節(jié)點N2還可為延遲鏈120及其延遲單元120-1,120-2,…、120-N的內部節(jié)點。延遲單元120_1、120_2、…、120-N中的至少兩個(其中一個在第一節(jié)點NI之前，另一個在第一節(jié)點NI之后，例如延遲單元120-1和120-N)，分別具有一可調延遲時間T 2，其中可調延遲時間T 2根據(jù)一第二控制信號SC2來控制。在一些實施例中，每一延遲單元120-1、120-2、…、120-N皆具有一可調延遲時間T 2。第一比較器131可比較輸入校正時鐘信號CLKC與第一延遲時鐘信號CLKD1，以產生第一控制信號SCl。第二比較器132可比較輸入校正時鐘信號CLKC與第二延遲時鐘信號CLKD2，以產生第二控制信號SC2。值得注意的是，輸入校正電路110和延遲單元120-1、120-2、…、120-N可不必直接接收第一控制信號SCl和第二控制信號SC2。在一些實施例中，輸入校正電路110和延遲單元120-1、120-2、…、120-N由其他裝置根據(jù)第一控制信號SCl和第二控制信號SC2而控制。占空比校正裝置100可以用下列方式操作。在可調延遲時間T 2根據(jù)第二控制信號SC2而進行調整之后，延遲鏈120的總延遲時間(Total delay time)恰等于輸入時鐘信號CLKIN的時鐘周期。在輸入時鐘信號CLKIN經由輸入校正電路110進行校正之后，對應產生的輸入校正時鐘信號CLKC會具有約為50%的占空比。在較佳實施例中，在可調延遲時間T 2已經根據(jù)第二控制信號SC2進行調整之后，輸入時鐘信號CLKIN才根據(jù)第一控制信號SCl來進行校正。圖2為根據(jù)本發(fā)明另一實施例所述的占空比校正裝置200的結構示意圖。如圖2所示，占空比校正裝置200包括輸入校正電路110、包括串聯(lián)耦接的延遲單元120-1、120-2、120-3、120-4 的延遲鏈 120、D 型觸發(fā)器(D flip-flop) 231、232、異或門(X0RGate) 250，以及控制器270。在本實施例中，延遲單元的數(shù)量N等于4，而第一比較器131和第二比較器132分別為D型觸發(fā)器231、232。占空比校正裝置200可為倍頻器。延遲鏈120于其第三節(jié)點N3處還產生第三延遲時鐘信號CLKD3。在較佳實施例中，延遲單元120-1、120-2、120-3、120-4的四分之一(例如延遲單元120-2)設置于第三節(jié)點N3和第一節(jié)點NI之間。在另一實施例中，若延遲單元的數(shù)量N等于8，則將有二個延遲單元設置于第三節(jié)點N3和第一節(jié)點NI之間。異或門250根據(jù)輸入校正時鐘信號CLKC和第三延遲時鐘信號CLKD3，產生一輸出時鐘信號CLKOUT，其中輸出時鐘信號CLKOUT的時鐘頻率大致為輸入時鐘信號CLKIN(或是輸入校正時鐘信號CLKC)的時鐘頻率的兩倍。如圖2所示，輸入校正電路110包括反相器(Inverter) 112、多工器(Multiplexer) 114、輸入延遲單元116，以及與門(AND Gate) 118。反相器112根據(jù)輸入時鐘信號CLKIN，產生輸入反相時鐘信號CLKV。多工器114根據(jù)第一控制信號SCl，選擇輸入時鐘信號CLKIN或輸入反相時鐘信號CLKV作為選擇時鐘信號SS，并轉送該選擇時鐘信號SS0更詳細地說，控制器270可根據(jù)第一控制信號SCl產生選擇信號PL。若選擇信號PL等于邏輯I,則多工器114將選擇輸入時鐘信號CLKIN作為選擇時鐘信號SS。若選擇信號PL等于邏輯0,則多工器114將選擇輸入反相時鐘信號CLKV作為選擇時鐘信號SS。輸入延遲單元116則將選擇時鐘信號SS延遲輸入延遲時間T 1，以產生輸入延遲時鐘信號CLKDI，其中輸入延遲時間T I根據(jù)第一控制信號SCl來控制。最后,與門118根據(jù)選擇時鐘信號SS和輸入延遲時鐘信號CLKDI，產生輸入校正時鐘信號CLKC。控制器270可以是數(shù)字信號處理器(Digital Signal Processor, DSP)。在較佳實施例中，控制器270根據(jù)第二控制信號SC2來控制可調延遲時間T 2，使得第二延遲時鐘信號CLKD2的上升沿(Rising Edges)與輸入校正時鐘信號CLKC的上升沿對齊；而控制器270還根據(jù)第一控制信號SCl來控制輸入延遲時間T I，使得第一延遲時鐘信號CLKDl的上升沿與輸入校正時鐘信號CLKC的下降沿(Falling Edges)對齊。此外，在可調延遲時間t2已被調整且輸入時鐘信號CLKIN已被校正(或是輸入延遲時間T I已被調整)之后，延遲單元120-1、120-2、120-3、120-4位于第三節(jié)點N3和第二節(jié)點N2之間的部分被關閉(例如延遲單元120-2、120-3、120-4被關閉)以節(jié)省電力。占空比校正裝置200的詳細操作方式將于之后進行說明。圖3A為根據(jù)本發(fā)明實施例所述的占空比校正裝置中的一些時鐘信號的一波形圖，說明第二延遲時鐘信號CLKD2的上升沿如何與輸入校正時鐘信號CLKC的上升沿來進行對齊。在本實施例中，原始的可調延遲時間T 2太長。如圖3A所示,實線代表這些時鐘信號未經校正時的波形，而虛線代表這些時鐘信號在可調延遲時間T 2已經過適當調整后的波形。D型觸發(fā)器232 (或第二比較器132)可以在輸入校正時鐘信號CLKC的每一上升沿來對第二延遲時鐘信號CLKD2(于第二節(jié)點N2)進行取樣(Sample)。若可調延遲時間t2太長，則由D型觸發(fā)器232輸出的第二控制信號SC2將會等于邏輯O。通過持續(xù)地監(jiān)測第二控制信號SC2，控制器270可以適當?shù)乜刂瓶烧{延遲時間T 2，使得第二延遲時鐘信號CLKD2的上升沿與輸入校正時鐘信號CLKC的上升沿對齊，在此時，延遲鏈120的總延遲時間(在此為T 2*4)恰等于輸入時鐘信號CLKIN的時鐘周期。圖3B為根據(jù)本發(fā)明實施例所述的占空比校正裝置中的一些時鐘信號的另一波形圖，說明第二延遲時鐘信號CLKD2的上升沿如何與輸入校正時鐘信號CLKC的上升沿來進行對齊。在本實施例中，原始的可調延遲時間T 2太短。若可調延遲時間T 2太短，則由D型觸發(fā)器232輸出的第二控制信號SC2將會等于邏輯I。相似地，通過持續(xù)地監(jiān)測第二控制信號SC2，控制器270可以適當?shù)乜刂瓶烧{延遲時間T 2，使得第二延遲時鐘信號CLKD2的上升沿與輸入校正時鐘信號CLKC的上升沿對齊，在此時，延遲鏈120的總延遲時間(在此為T 2*4)恰等于輸入時鐘信號CLKIN的時鐘周期。圖4A為根據(jù)本發(fā)明實施例所述的占空比校正裝置中的一些時鐘信號的再一波形圖，說明第一延遲時鐘信號CLKDl之上升沿如何與輸入校正時鐘信號CLKC的下降沿來進行對齊。在本實施例中，輸入時鐘信號CLKIN的占空比小于50%，因此，輸入校正時鐘信號CLKC的占空比也小于50% (在此示例中，原始的輸入延遲時間T I假設為O)。如圖4A所示，實線代表這些時鐘信號未經校正時的波形，而虛線代表這些時鐘信號在輸入延遲時間T I已經過適當調整后的波形。D型觸發(fā)器231 (或第一比較器131)可以在第一延遲時鐘信號CLKDl (于第一節(jié)點NI)的每一上升沿來對輸入校正時鐘信號CLKC進行取樣。若輸入校正時鐘信號CLKC的占空比小于50%，則由D型觸發(fā)器231輸出的第一控制信號SCl將會等于邏輯O。通過持續(xù)地監(jiān)測第一控制信號SC1，控制器270可以適當?shù)乜刂戚斎胙舆t時間T 1，使得第一延遲時鐘信號CLKDl的上升沿與輸入校正時鐘信號CLKC的下降沿對齊，在此時，輸入校正時鐘信號CLKC將具有大致為50%的占空比。圖4B為根據(jù)本發(fā)明實施例所述的占空比校正裝置中的一些時鐘信號的又一波形圖，說明第一延遲時鐘信號CLKDl的上升沿如何與輸入校正時鐘信號CLKC的下降沿來進行對齊。在本實施例中，輸入時鐘信號CLKIN的占空比大于50%，因此，輸入校正時鐘信號CLKC的占空比也大于50%(在此示例中，原始的輸入延遲時間T I假設為O)。若輸入校正時鐘信號CLKC的占空比大于50%，則由D型觸發(fā)器231輸出的第一控制信號SCl將會等于邏輯I。通過持續(xù)地監(jiān)測第一控制信號SC1，控制器270可以適當?shù)乜刂戚斎胙舆t時間T 1，使得第一延遲時鐘信號CLKDl的上升沿與輸入校正時鐘信號CLKC的下降沿對齊，在此時，輸入校正時鐘信號CLKC將具有大致為50%的占空比。圖5為根據(jù)本發(fā)明一實施例所述的占空比校正方法的流程圖。首先開始，在步驟S510中，經由包括多個延遲單元的延遲鏈，延遲輸入時鐘信號，于該延遲鏈的第一節(jié)點處產生第一延遲時鐘信號，且于該延遲鏈的第二節(jié)點處產生第二延遲時鐘信號，其中該多個延遲單元中的至少兩個分別具有可調延遲時間。在步驟S520中，控制該可調延遲時間，使得該延遲鏈的總延遲時間恰等于該輸入時鐘信號的時鐘周期。最后，在步驟S530中，校正該輸入時鐘信號，并產生具有約50%的占空比的輸入校正時鐘信號。值得注意的是，圖1-4B所示的所有實施例均可套用至此占空比校正方法當中。圖6為根據(jù)本發(fā)明一實施例所述的占空比校正裝置200的操作方式的流程圖。在本實施例中，如圖2所示的占空比校正裝置200可以用下列方式來操作。首先開始，在步驟S610中，選擇信號PL設定為邏輯1，輸入延遲時間T I設定為所有可能值中的最小值，而可調延遲時間T 2設定為所有可能值中的中間值。舉例來說，若輸入延遲時間T I的可能值為1、2、3、4，或5(時間單位)，則其中的最小值即為I ;另外，若可調延遲時間T 2的可能值為1、2、3、4，或5(時間單位)，則其中的中間值即為3。在步驟S620中，控制器270監(jiān)測第二控制信號SC2，并找出第一最佳值以更新可調延遲時間T 2。在一些實施例中，控制器270通過在可調延遲時間T 2的所有可能值中使用二分搜尋法(Binary Search)，來找出可調延遲時間T 2的該第一最佳值。在步驟S630中，以第一控制信號SCl來更新選擇信號PL。最后，在步驟S640中，控制器270監(jiān)測第一控制信號SC1，并找出第二最佳值以更新輸入延遲時間T I。在一些實施例中，控制器270通過在輸入延遲時間T I的所有可能值中使用二分搜尋法，來找出輸入延遲時間T I的該第二最佳值。在前述實施例中的占空比校正裝置和方法，不僅校正延遲鏈的可調延遲時間，還能校正輸入時鐘信號的占空比。因此，此占空比校正裝置可作為良好的倍頻器，有效地降低時鐘突波，并改善其頻率合成器，以及相關的模擬、數(shù)字電路的效能。同時，此占空比校正裝置僅需要幾個時鐘周期即可完成整個校正流程。雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，本領域任何技術人員，在不脫離本發(fā)明的精神和范圍內，當可做些許更動與潤飾，因此本發(fā)明的保護范圍當視本發(fā)明的權利要求書所界定的范圍為準。
權利要求
1.一種占空比校正裝置，其特征在于，包括輸入校正電路，根據(jù)第一控制信號校正輸入時鐘信號，以產生一輸入校正時鐘信號；延遲鏈，包括串聯(lián)耦接的多個延遲單元，該延遲鏈用以延遲該輸入校正時鐘信號，于該延遲鏈的第一節(jié)點處產生第一延遲時鐘信號，并于該延遲鏈的第二節(jié)點處產生第二延遲時鐘信號，其中該多個延遲單元的至少兩個分別具有一可調延遲時間，該可調延遲時間根據(jù)第二控制信號來控制； 第一比較器，比較該輸入校正時鐘信號與該第一延遲時鐘信號，以產生該第一控制信號；以及 第二比較器，比較該輸入校正時鐘信號與該第二延遲時鐘信號，以產生該第二控制信號。
2.如權利要求1所述的占空比校正裝置，其特征在于，該輸入校正時鐘信號具有大致為50%的占空比。
3.如權利要求1所述的占空比校正裝置，其特征在于，該占空比校正裝置還包括 控制器，根據(jù)該第二控制信號控制該可調延遲時間，使得該第二延遲時鐘信號的上升沿與該輸入校正時鐘信號的上升沿對齊。
4.如權利要求1所述的占空比校正裝置，其特征在于，該第一比較器和該第二比較器均為D型觸發(fā)器。
5.如權利要求1所述的占空比校正裝置，其特征在于，該等延遲單元的一半設置于該第一節(jié)點與該第二節(jié)點之間。
6.如權利要求1所述的占空比校正裝置，其特征在于，該輸入校正電路包括 反相器，根據(jù)該輸入時鐘信號，產生輸入反相時鐘信號； 多工器，根據(jù)該第一控制信號，選擇該輸入時鐘信號或該輸入反相時鐘信號作為選擇時鐘信號，并轉送該選擇時鐘信號； 輸入延遲單元，將該選擇時鐘信號延遲輸入延遲時間，以產生輸入延遲時鐘信號，其中該輸入延遲時間根據(jù)該第一控制信號來控制；以及 與門，根據(jù)該選擇時鐘信號和該輸入延遲時鐘信號，產生該輸入校正時鐘信號。
7.如權利要求6所述的工作周期校正裝置，其特征在于，該工作周期校正裝置還包括 控制器，根據(jù)該第一控制信號，控制該輸入延遲時間，使得該第一延遲時鐘信號的上升沿與該輸入校正時鐘信號的下降沿對齊。
8.如權利要求1所述的工作周期校正裝置，其特征在于，在該可調延遲時間被調整之后，該延遲鏈的總延遲時間恰等于該輸入時鐘信號的時鐘周期。
9.如權利要求1所述的占空比校正裝置，其特征在于，在該可調延遲時間已經根據(jù)該第二控制信號進行調整之后，該輸入校正電路才根據(jù)該第一控制信號校正該輸入時鐘信號。
10.如權利要求1所述的占空比校正裝置，其特征在于，該占空比校正裝置為一倍頻器，其中該延遲鏈還于第三節(jié)點處產生第三延遲時鐘信號，且該占空比校正裝置還包括 異或門，根據(jù)該輸入校正時鐘信號和該第三延遲時鐘信號，產生輸出時鐘信號，其中該輸出時鐘信號的時鐘頻率恰為該輸入時鐘信號的時鐘頻率的兩倍。
11.如權利要求10所述的占空比校正裝置，其特征在于，該多個延遲單元的四分之一設置于該第三節(jié)點和該第一節(jié)點之間。
12.如權利要求10所述的占空比校正裝置，其特征在于，在該可調延遲時間已被調整且該輸入時鐘信號已被校正之后，該多個延遲單元位于該第三節(jié)點和該第二節(jié)點之間的部分被關閉。
13.一種占空比校正方法，其特征在于，包括 經由包括多個延遲單元的延遲鏈，延遲輸入時鐘信號，于該延遲鏈的第一節(jié)點處產生第一延遲時鐘信號，且于該延遲鏈的第二節(jié)點處產生第二延遲時鐘信號，其中該多個延遲單元中的至少兩個分別具有一可調延遲時間； 控制該可調延遲時間，使得該延遲鏈的總延遲時間恰等于該輸入時鐘信號的時鐘周期；以及 校正該輸入時鐘信號，并產生具有大致為50%的占空比的輸入校正時鐘信號。
14.如權利要求13所述的占空比校正方法，其特征在于，該控制該可調延遲時間的步驟還包括 控制該可調延遲時間，使得該第二延遲時鐘信號的上升沿與該輸入時鐘信號的上升沿對齊。
15.如權利要求13所述的占空比校正方法，其特征在于，該校正該輸入時鐘信號的步驟還包括 使該第一延遲時鐘信號的上升沿與該輸入時鐘信號的下降沿對齊。
16.如權利要求13所述的占空比校正方法，其特征在于，該校正該輸入時鐘信號的步驟執(zhí)行于該控制該可調延遲時間的步驟之后。
全文摘要
本發(fā)明提供一種占空比校正裝置及相關方法，包括輸入校正電路、延遲鏈、第一比較器，以及第二比較器。輸入校正電路根據(jù)第一控制信號校正輸入時鐘信號，以產生輸入校正時鐘信號。延遲鏈包括串聯(lián)耦接的多個延遲單元，并用以延遲輸入校正時鐘信號，產生第一延遲時鐘信號和第二延遲時鐘信號，其中這些延遲單元中的至少兩個分別具有可調延遲時間，而可調延遲時間根據(jù)第二控制信號來控制。第一比較器比較輸入校正時鐘信號與第一延遲時鐘信號，以產生第一控制信號。第二比較器比較輸入校正時鐘信號與第二延遲時鐘信號，以產生第二控制信號。本發(fā)明可以校正輸入時鐘信號中的占空比誤差。
文檔編號H03L7/18GK103051337SQ201210394769
公開日2013年4月17日 申請日期2012年10月17日 優(yōu)先權日2011年10月17日
發(fā)明者薛育理, 沈致賢, 詹景宏 申請人:聯(lián)發(fā)科技股份有限公司