專利名稱：閂鎖電路和顯示裝置的制作方法
技術領域：
本發(fā)明涉及閂鎖電路和顯示裝置，特別涉及在比較短的時間間隔內對閂鎖信息進行閂鎖的閂鎖電路以及使用該閂鎖電路的顯示裝置。
背景技術：
通常，閂鎖電路由CMOS電路構成，例如如圖12所示，使用連接在供給VDD的電壓的電源線(LVDD )和供給GND的電壓的電源線(LGND )之間的η型MOS晶體管(ΝΜΤ93、ΝΜΤ94 )、 P型MOS晶體管(ΡΜΤ95、ΡΜΤ96 )的閂鎖電路是一般的閂鎖電路。
圖13表示的是圖12所示的施加于掃描線(LG)的掃描脈沖(Φ G)、施加于閂鎖控制線(LAC)的閂鎖控制信號(ΦΑα)以及各節(jié)點(Ν91、Ν92、Ν93、Ν94)的電壓的時間變化情形。
首先，對信號線(LD)上的電壓(data)為Low (低)電平(以下稱為L電平)的電壓 VL的情況進行說明。在此，在時刻tl以前，節(jié)點N91設為High (高)(以下稱為H電平)的電壓VH3，節(jié)點N92設為H電平的電壓VDD，節(jié)點N93設為L電平的電壓GND，節(jié)點N94設為 H電平的VH4的電壓。
如圖13所示，在時刻tl，當掃描線(LG)上的掃描脈沖(Φ6)從L電平的電壓VL 變化到H電平的電壓VDH時，η型MOS晶體管ΝΜΤ91導通，信號線(LD)上的電壓(data ;在此為電壓VL)輸入到保持電容(⑶)。由此，節(jié)點N91成為電壓VL。
接著，在時刻t2，當閂鎖控制線(LAC)上的閂鎖控制信號(ΦΑ(1)從L電平的電壓 VL變化到H電平的電壓VH2時，η型MOS晶體管ΝΜΤ92導通，節(jié)點Ν94成為電壓VL。
由此，P型MOS晶體管ΡΜΤ95和η型MOS晶體管ΝΜΤ94導通，ρ型MOS晶體管ΡΜΤ96 和η型MOS晶體管ΝΜΤ93截止，節(jié)點Ν92 (輸出端子(0UT2))成為L電平的電壓GND，節(jié)點 Ν93 (輸出端子(OUTl))成為H電平的電壓VDD。
接著，對信號線(LD)上的電壓(data)為H電平的電壓VDH的情況進行說明。在此，在時刻t3以前，節(jié)點N91設為L電平的電壓VL，節(jié)點N92設為L電平的電壓GND，節(jié)點 N93設為H電平的電壓VDD，節(jié)點N94設為L電平的電壓VL。
如圖13所示，在時刻t3，當掃描線(LG)上的掃描脈沖(Φ6)從L電平的電壓VL 變化到H電平的電壓VHl時，η型MOS晶體管ΝΜΤ91導通，信號線(LD)上的電壓(data ;在此為VDH的電壓)輸入到保持電容(⑶)。由此，節(jié)點N91成為電壓VH3。
接著，在時刻t 4，當閂鎖控制線(LAC)上的閂鎖控制信號(ΦΑα)從L電平的電壓 VL變化到H電平的電壓VH2時，η型MOS晶體管(ΝΜΤ92)導通，節(jié)點Ν94成為VH4的電壓。
由此，η型MOS晶體管(ΝΜΤ93 )和ρ型MOS晶體管(ΝΜΤ96 )導通，ρ型MOS晶體管 (ΡΜΤ95)和η型MOS晶體管(ΝΜΤ94)截止，節(jié)點(Ν92)(輸出端子(0UT2))成為H電平的VDD的電壓，節(jié)點(N93)(輸出端子(OUTl))成為L電平的GND的電壓。
作為圖12所示的閂鎖電路的具體使用方法的一個例子，如圖14所示，具有由閂鎖 電路的兩個輸出(0UT1、0UT2)來電控制可動快門(Moveable Sshutter) (s)的位置進行圖 像顯示的顯示器(以下稱為可動快門式顯示器)的像素電路的使用方法。另外，可動快門式 顯示器公開于例如專利文獻I (日本特開2008 - 197668號公報)。
在圖14所示的可動快門式顯示器的像素電路中，可動快門(S)在電場方向高速地 移動。因此，在節(jié)點N92為電壓GND、節(jié)點N93為VDD的電壓的情況下，可動快門(s)向節(jié)點 N93側移動，在節(jié)點N92為VDD的電壓、節(jié)點N93為電壓GND的情況下，可動快門(s)向節(jié)點 N92側高速地移動。
而且，例如，在可動快門(S)移動到節(jié)點N92側的情況下，背照光透射，像素成為發(fā) 光狀態(tài)，在可動快門(s)移動到節(jié)點N93側的情況下，背照光非透射，像素成為非發(fā)光狀態(tài)。
由此，如液晶顯示面板、等離子體顯示面板那樣，能夠顯示圖像。另外，在圖14中， LSS是供給快門控制信號(CtS)的可動快門控制線。
圖15是表示可動快門式顯示器的概要構成的框圖。
在圖15所示的可動快門式顯示器中，圖14所示的像素電路作為一個像素(PX)而 二維狀地配置。在此，掃描線(LG)以各行為單位地設置，輸入到垂直驅動電路(XDR)。
另外，信號線(LD)以各列為單位地設置，輸入到水平驅動電路(YDR)。
電源線(LVDD、LGND)、閂鎖控制線(LAC)以及可動快門控制線(LSS)以各像素共用 的方式設置，輸入到水平驅動電路(YDR)。
在該圖15所示的可動快門式顯示器中，在寫入期間(圖13的TA)內，以各行為單 位向各像素寫入數(shù)據，在可動快門狀態(tài)設定期間(圖13的TB)，使可動快門(s)向節(jié)點N92 或節(jié)點N93移動，在顯示期間(圖13的TC)顯示圖像。
如圖12所示的由CMOS電路構成閂鎖電路是目前普遍使用的有成效的電路構成。 發(fā)明內容
但是，例如，當利用半導體層使用多晶硅(多晶硅)的MOS晶體管在高電壓用途方面 (例如，電壓VDD和電壓GND的電位差為20V以上的電壓用途)要應用如圖12所示的由CMOS 電路構成的閂鎖電路時，預料由于漏極雪崩效應，薄膜晶體管的特性變差，產生可靠性上的 不安全要素。
本發(fā)明是為解決上述現(xiàn)有技術問題點而開發(fā)的，其目的在于，提供一種能夠抑制 漏極雪崩效應，能夠提高可靠性的閂鎖電路和使用該閂鎖電路的顯示裝置。
本發(fā)明的上述以及其他目的和新的特征通過本說明書的記述及附圖即可明白。
對本申請公開的發(fā)明中具有代表性的發(fā)明概要進行簡單說明如下。
(I)本申請發(fā)明(第一發(fā)明)的閂鎖電路，其在被輸入掃描電壓時輸入數(shù)據，進行 閂鎖，該閂鎖電路的特征在于，具備輸入晶體管，其在柵極被輸入上述掃描電壓時，輸入與 “O”或“I”的數(shù)據對應的電壓；保持電容，其一端與上述輸入晶體管的第二電極連接，并且 另一端被輸入電容控制信號，對由上述輸入晶體管輸入的電壓進行保持；第一導電型的第 一晶體管，其柵極與上述輸入晶體管的第二電極連接，第二電極與第一輸出端子連接，且第 一電極輸入第一閂鎖控制信號；和第二導電型的第二晶體管，其柵極與上述第一晶體管的第二電極連接，第二電極與第二輸出端子連接，且第一電極輸入第二閂鎖控制信號，使上述 電容控制信號、上述第一閂鎖控制信號和上述第二閂鎖控制信號的電平在規(guī)定的定時進行 變更，并使上述第一輸出端子和第二輸出端子的電壓變化為與“O”或“I”的數(shù)據對應的電 壓，進行閂鎖。
在本申請發(fā)明(第一發(fā)明)中，設時間從時刻tl向時刻t7經過時，上述第二閂鎖控 制信號，在將與“O”或“I”的數(shù)據對應的電壓保持于上述保持電容以后的直到時刻tl為止 的期間，為第二電平的電壓，在時刻11從第二電平的電壓變化到第一電平的電壓，在時刻 t7從第一電平的電壓變化到第二電平的電壓，上述電容控制信號，在直到時刻t2為止的期 間為第二電平的電壓，在時刻t2從第一電平的電壓變化到第二電平的電壓，在時刻t4從第 二電平的電壓變化到第一電平的電壓，上述第一閂鎖控制信號，在直到時刻t3為止的期間 為第一電平的電壓與第二電平的電壓之間的中間電平電壓，在時刻t3從中間電平的電壓 變化到第二電平的電壓，在時刻t5從第二電平的電壓變化到第一電平的電壓，在時刻t6從 第一電平的電壓變化到中間電平的電壓。
由此，上述第一晶體管,在時刻t3以前截止,在時刻t3導通，在時刻t4截止，在時 刻t5根據保持于保持電容的電壓導通或截止，在時刻t6以后截止，上述第二晶體管，在時 刻t3由于上述第一晶體管導通而導通，在時刻t4截止，在時刻t5上述第一晶體管導通時 導通，在時刻t5上述第一晶體管截止時成為截止。
因此，上述第一輸出端子的電壓，在時刻t3因上述第一晶體管導通而在時刻t3變 化到中間電平電壓的電壓，然后在時刻t4變化到第二電平的電壓，在時刻t5上述第一晶體 管導通的情況下變化到第一電平的電壓，之后維持第一電平的電壓，在時刻t5上述第一晶 體管截止的情況下維持第二電平的電壓，上述第二輸出端子的電壓，在時刻t3因上述第二 晶體管導通而變化到第一電平，在時刻t5上述第一晶體管導通的情況下，在時刻t7變化到 第二電平的電壓，之后維持第二電平的電壓，在時刻t5上述第一晶體管截止的情況下維持 第一電平的電壓。
(2)本申請發(fā)明(第二發(fā)明)的閂鎖電路，其在被輸入掃描電壓時輸入數(shù)據，進行 閂鎖，該閂鎖電路的特征在于，具備輸入晶體管，其在柵極被輸入上述掃描電壓時，輸入與 “O”或“I”的數(shù)據對應的電壓；保持電容，其一端與上述輸入晶體管的第二電極連接，并且 另一端被輸入一定的電壓，對由上述輸入晶體管輸入的電壓進行保持；第一導電型的第一 晶體管，其柵極與上述輸入晶體管的第二電極連接，第二電極與第一輸出端子連接，且第一 電極輸入第一閂鎖控制信號；第二導電型的第二晶體管，其柵極與上述第一晶體管的第二 電極連接，第二電極與第二輸出端子連接，且第一電極輸入第二閂鎖控制信號；和二極管， 其連接在上述第一晶體管的第一電極與第二電極之間，根據上述第一閂鎖控制信號的電平 的變化，成為導通狀態(tài)，使上述第一閂鎖控制信號和上述第二閂鎖控制信號的電平在規(guī)定 的定時進行變更，并使上述第一輸出端子和第二輸出端子的電壓變化為與“O”或“I”的數(shù) 據對應的電壓，進行閂鎖。
在本申請發(fā)明(第二發(fā)明)中，設時間從時刻tl向時刻t5經過時，上述第二閂鎖控 制信號，在將與“O”或“I”的數(shù)據對應的電壓保持于上述保持電容以后的直到時刻tl為止 的期間，為第二電平的電壓，在時刻11從第二電平的電壓變化到第一電平的電壓，在時刻 t5從第一電平的電壓變化到第二電平的電壓，上述第一閂鎖控制信號，在直到時刻t2為止的期間為第一電平的電壓與第二電平的電壓之間的中間電平電壓，在時刻t2從中間電平 的電壓變化到第二電平的電壓，在時刻t3從第二電平的電壓變化到第一電平的電壓，在時 刻t4從第一電平的電壓變化到中間電平的電壓。
由此，上述二極管在時刻t2以前截止，在時刻t2成為導通狀態(tài)，在之后的時刻t3 以后截止，上述第一晶體管在時刻t3以前截止，在時刻t3根據保持于保持電容的電壓導通 或截止，在時刻t4以后截止，上述第二晶體管，在時刻tl以前上述第一輸出端子的電壓為 第一電平的情況下導通，在時刻tl上述第一輸出端子的電壓為第二電平的情況下截止，在 時刻t3上述第一晶體管導通時導通，在時刻t3上述第一晶體管截止時截止。
因此，上述第一輸出端子的電壓，在時刻t2因上述二極管導通而變化到上述第二 電平的電壓，在時刻t3上述第一晶體管導通的情況下變化到第一電平的電壓，之后維持第 一電平的電壓，在時刻t3上述第一晶體管截止的情況下維持第二電平的電壓，上述第二輸 出端子的電壓，在時刻tl上述第二晶體管導通的情況下成為第一電平的電壓，在時刻tl上 述第二晶體管截止的情況下維持第一電平的電壓，在時刻t3上述第一晶體管導通的情況 下，在時刻t5變化到第二電平的電壓，之后維持第二電平的電壓，在時刻t5上述第一晶體 管截止的情況下維持第一電平的電壓。
另外，本申請發(fā)明的顯示裝置，其具備分別具有可動快門的多個像素，電控制上述 可動快門的位置進行圖像顯示，其特征為，上述各像素具有對上述可動快門的位置進行電 控制的像素電路，上述像素電路具有閂鎖電路，該閂鎖電路為上述閂鎖電路。
(3)本申請發(fā)明(第三發(fā)明)的閂鎖電路，其在被輸入掃描電壓時輸入數(shù)據，進行 閂鎖，該閂鎖電路的特征在于，具備輸入晶體管，其在柵極被輸入上述掃描電壓時，輸入與 “O”或“I”的數(shù)據對應的電壓；保持電容，其一端與上述輸入晶體管的第二電極連接，并且 另一端被輸入一定的電壓，對由上述輸入晶體管輸入的電壓進行保持；第一導電型的第一 晶體管，其柵極與上述輸入晶體管的第二電極連接，第二電極與第一輸出端子連接，且第一 電極與后述的第四晶體管的第二電極連接；第二導電型的第二晶體管，其柵極與上述第一 晶體管的第二電極連接，第二電極與第二輸出端子連接，且第一電極輸入第二閂鎖控制信 號；第一導電型的第四晶體管，其柵極輸入第三閂鎖控制信號，第二電極與上述第一晶體管 的第一電極連接，且第一電極輸入第一閂鎖控制信號；和二極管，其連接在上述第一晶體管 的第二電極與上述第四晶體管的第一電極之間，根據上述第一閂鎖控制信號的電平的變化 成為導通狀態(tài)，使上述第一閂鎖控制信號、上述第二閂鎖控制信號和上述第三閂鎖控制信 號的電平在規(guī)定的定時進行變更，并使上述第一輸出端子和第二輸出端子的電壓變化到與 “ O ”或“ I ”的數(shù)據對應的電壓，進行閂鎖。
在本申請發(fā)明(第三發(fā)明)中，設時間從時刻tl向時刻t6經過時，上述第二閂鎖控 制信號，在將與“O”或“I”的數(shù)據對應的電壓保持于上述保持電容以后的直到時刻tl為止 的期間，為第二電平的電壓，在時刻11從第二電平的電壓變化到第一電平的電壓，在時刻 t5從第一電平的電壓變化到第二電平的電壓，上述第一閂鎖控制信號，在直到時刻t3的期 間為第一電平的電壓，在時刻t3從第一電平的電壓變化到第二電平的電壓，在時刻t4從第 二電平的電壓變化到第一電平的電壓，上述第三閂鎖控制信號，在直到時刻t2的期間為第 一電平的電壓，在時刻t2從第一電平的電壓變化到第二電平的電壓，在時刻t4從第二電平 的電壓變化到第一電平的電壓。
上述二極管，在時刻t3以前截止，在時刻t3成為導通狀態(tài)，在之后的時刻t4以后截止，上述第一晶體管，在時刻t3以后且時刻t4以前為截止，在時刻t3以前和時刻t4以后根據保持于保持電容的電壓導通或截止，上述第二晶體管，在時刻tl以前上述第一輸出端子的電壓為第一電平的情況下導通，在時刻tl上述第一輸出端子的電壓為第二電平的情況下截止，在時刻t4上述第一晶體管導通時導通，在時刻t4上述第一晶體管截止時成為截止，上述第一輸出端子的電壓，在時刻t3因上述二極管導通而變化到上述第二電平的電壓，在時刻t4上述第一晶體管導通的情況下變化到第一電平的電壓，之后維持第一電平的電壓，在時刻t3上述第一晶體管截止的情況下維持第二電平的電壓，上述第二輸出端子的電壓，在時刻tl上述第二晶體管導通的情況下成為第一電平的電壓，在時刻tl上述第二晶體管截止的情況下維持時刻tl以前的上述第二輸出端子的電壓，在時刻t3上述第一晶體管導通的情況下，在時刻t5變化到第二電平的電壓，之后維持第二電平的電壓，在時刻t5 上述第一晶體管截止的情況下，維持第一電平的電壓或維持時刻tl以前的上述第二輸出端子的電壓。


圖1是表示本發(fā)明實施例1的閂鎖電路的電路構成的電路圖。
圖2是表示圖1所示的閂鎖電路的掃描脈沖(Φ6)、電容控制信號(ΦΙ)、閂鎖控制信號(ΦΑα、ΦΑ02)以及各節(jié)點(Ν1、Ν2、Ν3)的時間變化情形的時間圖。
圖3是表示應用本發(fā)明實施例1的閂鎖電路的、電控制可動快門(S)的位置進行圖像顯示的顯示器的像素電路的電路構成的電路圖。
圖4是表示應用本發(fā)明實施例1的閂鎖電路的、電控制可動快門(S)的位置進行圖像顯示的顯示器的概要構成的框圖。
圖5是表示本發(fā)明實施例2的閂鎖電路的電路構成的電路圖。
圖6是表示本發(fā)明實施例3的閂鎖電路的電路構成的電路圖。
圖7是表示圖6所示的閂鎖電路的掃描脈沖(Φ6)、Η鎖控制信號(ΦΑ(1、ΦΑ02) 以及各節(jié)點(N1、Ν2、Ν3 )的時間變化情形的時間圖。
圖8是表示本發(fā)明實施例4的閂鎖電路的電路構成的電路圖。
圖9是表示本發(fā)明實施例5的閂鎖電路的電路構成的電路圖。
圖10是表示圖9所示的閂鎖電路的掃描脈沖(Φ6)、閂鎖控制信號(ΦΑ(1、 ΦΑ02, ΦΑ)以及各節(jié)點(Ν1、Ν2、Ν3、Ν4)的時間變化情形的時間圖。
圖11是表示本發(fā)明實施例6的閂鎖電路的電路構成的電路圖。
圖12是表示現(xiàn)有的由CMOS電路構成的閂鎖電路的電路構成的電路圖。
圖13是表示圖12所示的掃描脈沖(Φ6)、Η鎖控制信號(Φυ以及各節(jié)點(Ν91、 Ν92、Ν93、Ν94 )的時間變化情形的時間圖。
圖14是表示電控 制可動快門(S)的位置進行圖像顯示的顯示器的像素電路的電路構成的電路圖。
圖15是表示電控制可動快門(S)的位置進行圖像顯示的顯示器的概要構成的框圖。
具體實施方式
下面，參照附圖對本發(fā)明的實施例進行詳細說明。
其中，在用于說明實施例的全部圖中，具有相同功能附加相同符號，省略其重復的說明。另外，下面的實施例不限定本發(fā)明要求的權利范圍的解釋。
[實施例1]
圖1是表示本發(fā)明實施例1的閂鎖電路的電路構成的電路圖。本實施例的閂鎖電路由兩個η型MOS晶體管(NMT1、ΝΜΤ2)、一個ρ型MOS晶體管ΡΜΤ3、一個保持電容(CD)構成。另外，本實施例的η型MOS晶體管(ΝΜΤΙ、ΝΜΤ2)、Ρ型MOS晶體管ΡΜΤ3是半導體層由多晶娃構成的MOS晶體管(二極管)。
另外，在圖1中，LD為信號線，LG為掃描線，LW為供給電容控制信號((jiW)的電容控制線，LACl為供給第一閂鎖控制信號(ΦΑα)的第一閂鎖控制線，LAC2為供給第二閂鎖控制信號(ΦΑ02)的第二閂鎖控制線。
η型MOS晶體管NMTl是用于通過掃描脈沖(Φ6)將由信號線(LD)供給的信號讀取到保持電容(CD)的輸入晶體管。
另外，η型MOS晶體管ΝΜΤ2和ρ型MOS晶體管ΡΜΤ3是用于實現(xiàn)閂鎖功能的晶體管對。
圖2是圖1所示的閂鎖電路的掃描脈沖(Φ6)、電容控制信號(ΦΙ)、閂鎖控制信號(ΦΑα、ΦΑ02)以及各節(jié)點(Ν1、Ν2、Ν3)的時間變化情形的時間圖。
首先，對信號線(LD)上的電壓(data)為Low (低)電平(以下稱為L電平)的電壓 VL的情況進行說明。在此，在時刻tl以前，節(jié)點NI設為High (高)(以下稱為H電·平)的電壓VDH，節(jié)點N2設為L電平的電壓VL，節(jié)點N3設為H電平的電壓VH3。
如圖2所示，在時刻tl，當掃描線(LG)上的掃描脈沖(Φ6)(所謂的信號讀入脈沖 (柵脈沖Gate Pulse))從L電平的電壓VL向H電平的電壓VHl (輸入所謂的選擇掃描電壓)變化時，η型MOS晶體管(輸入晶體管；ΝΜΤ1)成為導通狀態(tài)，節(jié)點NI的電壓成為信號線 (LD)上的電壓(data ;在此為電壓VL)。
此時,第一円鎖控制線(LACl)上的第一円鎖控制信號(ΦΑΟΙ)的電壓成為中間電平的電壓VL2，VL2以滿足下述(I)式的方式設定，不管節(jié)點NI的電壓是H電平的電壓VDH 還是L電平的電壓VL，η型MOS晶體管ΝΜΤ2都維持截止狀態(tài)。
VL2 ^ VHD + Vth (Vth 為晶體管(ΝΜΤ2)的閾值電壓)......(I)
另外，在本說明書中，為了方便起見，將所有的η型MOS晶體管的閾值電壓設為 Vth，將所有的ρ型MOS晶體管的閾值電壓設為一 Vth。
在時刻t2，第二閂鎖控制線(LAC2)上的第二閂鎖控制信號((^AC2)從H電平的電壓VH3變成L電平的電壓VL。在此，ρ型MOS晶體管PMT3通過節(jié)點N2的電壓來決定導通、 截止，但在時刻t2，節(jié)點N2為L電平的電壓VL，因此ρ型MOS晶體管PMT3為導通狀態(tài)，節(jié)點N3的電壓與第二円鎖控制信號(ΦΑ02) —同成為L電平的電壓VL3。
在此，VL3遵照下式。
VL3 = VL - (- Vth) = VL + Vth
在時刻t3，電容控制線(LW)上的電容控制信號((jiW)從L電平的電壓VL變化到 H電平的電壓VH21。
浮動狀態(tài)的節(jié)點NI經由保持電容(⑶)與電容控制線(LW)連接，因此在電容控制信號(ΦΙ)的電壓上升的同時，節(jié)點NI的電壓也上升，成為電壓VH22。
節(jié)點NI的電壓VH22大約成為下述(2)式所示的電壓。
VH22 VL + (VH21 — VL) XCD / (CD + CS) ...... (2)
在此，CS為節(jié)點NI的保持電容(⑶)以外的電容。
通過電壓VH22，n型MOS晶體管NMT2成為導通狀態(tài)，由于節(jié)點N2與第一閂鎖控制線(LACl)連接，因此節(jié)點N2成為中間電平的電壓VL2。
此時，P型MOS晶體管PMT3也成為導通狀態(tài)，但由于節(jié)點N3已經變成L電平的電壓VL3，因此節(jié)點N3的電壓不變。
在時刻t4，第一閂鎖控制線(LACl)上的第一閂鎖控制信號(ΦΑ(1)從中間電平的電壓VL2變化到H電平的電壓VH3。η型MOS晶體管ΝΜΤ2為導通狀態(tài)，因此隨著第一閂鎖控制信號(Φ ACl)的電壓上升，節(jié)點Ν2的電壓也上升，變成H電平的電壓VH4。因此，ρ型 MOS晶體管ΡΜΤ3成為截止狀態(tài)。
在此，上述VH4大約成為下式所示的電壓。
VH4 VH22 — Vth
其中，如果VH22 - Vth ^ VH3,則 VH4 = VH3。
在時刻t5，當電容控制信號((jiW)從H電平的電壓VH21變化到L電平的電壓VL 時，節(jié)點NI大約恢復到電壓VL，因此η型MOS晶體管NMTl成為截止狀態(tài)。
在時刻t6,第一円鎖控制線(LACl)上的第一円鎖控制信號(ΦΑΟΙ)從H電平的電壓VH3變化到L電平的電壓VL，但由于η型MOS晶體管ΝΜΤ2維持截止狀態(tài)，因此節(jié)點Ν2維持H電平的電壓VH4。
在時刻t7，第一閂鎖控制線(LACl)上的第一閂鎖控制信號(ΦΑα)從L電平的電壓VL變化到中間電平的電壓VL2。由此，不管向節(jié)點NI的來自信號線(LD)的寫入電壓 (VDH、VL)如何，η型MOS晶體管ΝΜΤ2都維持截止狀態(tài)。
在時刻t8，第二閂鎖控制線(LAC2)上的第二閂鎖控制信號((^AC2)從L電平的電壓VL變化到H電平的電壓VH。
ρ型MOS晶體管PMT3的柵電壓為節(jié)點N2的電壓，在時刻t8，節(jié)點N2的電壓為H 電平的電壓VH4，因此ρ型MOS晶體管PMT3處于截止狀態(tài)。因此，節(jié)點N3維持L電平的電壓VL3的狀態(tài)。
通過上述的順序，根據在時刻tl寫入的信號電壓(與“O”的數(shù)據對應的電壓)，輸出端子(OUTl)的電壓成為H電平的電壓(=節(jié)點N2的電壓)，輸出端子(0UT2)的電壓成為 L電平的電壓(=節(jié)點N3的電壓)，因此在輸出端子(OUTl)與輸出端子(0UT2)之間，差動輸出狀態(tài)被閂鎖。
接著，對信號線(LD)上的電壓(data)為H電平的電壓VDH的情況進行說明。在此，在時刻t21以前，節(jié)點NI設為L電平的電壓VL，節(jié)點N2設 為H電平的電壓VH4，節(jié)點N3 設為L電平的電壓VL3。
如圖2所示，在時刻t21時，當掃描線(LG)上的掃描脈沖(Φ6)(所謂的信號讀入脈沖(柵脈沖))從L電平的電壓VL變化到H電平的電壓VHl (輸入所謂的選擇掃描電壓) 時，輸入晶體管(NMTl)成為導通狀態(tài)，節(jié)點NI的電壓成為信號線(LD)上的電壓(data ;在此為電壓VDH)。
此時,第一円鎖控制線(LACl)上的第一円鎖控制信號(ΦΑΟΙ)的電壓成為中間電平的電壓VL2，如上所述，不管節(jié)點NI的電壓是H電平的電壓VDH還是L電平的電壓VL，η 型MOS晶體管ΝΜΤ2都維持截止狀態(tài)，因此輸出(閂鎖狀態(tài))不變動。
在時刻t22，第二閂鎖控制線(LAC2)上的第二閂鎖控制信號(Φ AC2)變成L電平的電壓VL，但ρ型MOS晶體管PMT3為截止狀態(tài)，另外，輸出端子(0UT2)的電壓(=節(jié)點N3 的電壓)在時刻t22以前也是L電平的電壓VL3，因此輸出端子(0UT2)的電壓不變。
在時刻t23，電容控制線(LW)上的電容控制信號((jiW)從L電平的電壓VL變化到 H電平的電壓VH21。
浮動狀態(tài)的節(jié)點NI經由保持電容(CD)與電容控制線(LW)連接，因此在電容控制信號(ΦΙ)的電壓上升的同時，節(jié)點NI的電壓也上升。
此時的節(jié)點NI的電壓VH23大約成為下述(3)式所示的電壓。
VH23 VDH + (VH21 — VDH) XCD / (CD + CS) ...... (3)
由于電壓VH23，n型MOS晶體管NMT2成為導通狀態(tài)，由于節(jié)點N2與第一閂鎖控制線(LACl)連接，因此節(jié)點N2成為中間電平的電壓VL2。
此時，P型MOS晶體管PMT3也成為導通狀態(tài)，但由于節(jié)點N3已經成為L電平的電壓VL3，因此節(jié)點N3的電壓不變。
在時刻t24，第一閂鎖控制線(LACl)上的第一閂鎖控制信號(ΦΑ(1)從中間電平的電壓VL2變化到H電平的電壓VH3。由于η型MOS晶體管ΝΜΤ2為導通狀態(tài)，因此隨著第一閂鎖控制信號(ΦΑα)的電壓上升，節(jié)點Ν2的電壓也上升，變成H電平的電壓VH4。因此，P型MOS晶體管ΡΜΤ3成為截止狀態(tài)。
在時刻t25，當電容控制信號((jiW)從H電平的電壓VH21變化到L電平的電壓VL 時，節(jié)點NI大約恢復到電壓VDH，因此η型MOS晶體管ΝΜΤ2變成截止狀態(tài)。
在時刻t26，當?shù)谝婚V鎖控制線(LACl)上的第一閂鎖控制信號(ΦΑ(1)變成L電平的電壓VL時，η型MOS晶體管ΝΜΤ2變成導通狀態(tài)，節(jié)點Ν2的電壓變成L電平的電壓VL。 隨之，P型MOS晶體管ΡΜΤ3變成導通狀態(tài)。
在時刻t27，第一閂鎖控制線(LACl)上的第一閂鎖控制信號(ΦΑα)從L電平的電壓VL變化到中間電平的電壓VL2。由此，不管向節(jié)點NI的來自信號線(LD)的寫入電壓 (VDH、VL)如何，η型MOS晶體管ΝΜΤ2都維持截止狀態(tài)。
另外，P型MOS晶體管ΡΜΤ3的柵電壓為節(jié)點Ν2的電壓，在時刻t27時，節(jié)點N2的電壓為L電平的電壓VL，因此ρ型MOS晶體管PMT3維持導通狀態(tài)。
在時刻t28，第二閂鎖控制線(LAC2)上的第二閂鎖控制信號(Φ AC2)從L電平的電壓VL變化到H電平的電壓VH3。`
此時，ρ型MOS晶體管PMT3為導通狀態(tài)，因此隨著第二閂鎖控制信號(Φ AC2)的上升，節(jié)點N3的電壓也成為H電平的電壓VH3。
通過上述的順序，根據在時刻t21寫入的信號電壓(與“I”的數(shù)據對應的電壓)，輸出端子(OUTl)的電壓成為L電平的電壓(=節(jié)點N2的電壓)，輸出端子(0UT2)的電壓成為 H電平的電壓(=節(jié)點N3的電壓)，因此在輸出端子(OUTI)與輸出端子(0UT2 )之間，差動輸出狀態(tài)被閂鎖。
由本實施例的閂鎖電路，可得到以下效果。
(I)在所有的晶體管動作中，都是施加柵電壓(Gate Voltage), MOS晶體管變成導通狀態(tài)，然后漏電壓(Drain VoItage)變成H電平的電壓(在pMOS晶體管的情況下，以絕對值計，為L電平的電壓)，因此能夠避免易發(fā)生漏極雪崩的條件，能夠提高高電壓使用時的可靠性。
(2)與由CMOS電路構成的FI鎖電路相比，晶體管數(shù)少，對聞精細化有利。
圖3是與圖11同樣地表示將本實施例的閂鎖電路應用于電控制可動快門(S)的位置進行圖像顯示的顯示器(以下，稱為可動快門式顯示器)的像素電路時的具體電路構成之一例的電路圖。
另外，圖4是表示應用本實施例的閂鎖電路的、電控制可動快門(S)的位置進行圖像顯示的顯示器的概要構成的框圖。其中，在圖3、圖4中，SSC為控制信號生成電路，LSS 為供給快門控制信號(0S)的可動快門控制線。
在圖4所示的可動快門式顯示器中，圖3所示的像素電路作為一個像素(PX)而二維狀地配置。在此，掃描線(LG)以各行為單位地設置，輸入到垂直驅動電路(XDR)。另外， 信號線(LD)以各列為單位地設置，輸入到水平驅動電路(YDR)。
控制信號生成 電路(SSC)生成電容控制信號(<i>W)、第一円鎖控制信號(ΦΑΟΙ)、 第二閂鎖控制信號(ΦΑ02)以及快門控制信號($S)，分別供給到電容控制線(LW)、第一閂鎖控制線(LAC1)、第二閂鎖控制線(LAC2)以及可動快門控制線(LSS)。
在使用圖3所示的像素電路的可動快門式顯示器中，以場次序(Field Sequential)方式顯示彩色圖像。即，I / 60Hz的幀分割為紅(R)、綠(G)、藍(B)的各色的幀，而且，各色的幀分割為六個以上的子幀，通過發(fā)光時間的長度，來顯示各灰度等級的圖像。
本實施例與CMOS閂鎖電路不同，采用的是動態(tài)地保持差動輸出狀態(tài)的H電平的電壓、L電平的電壓的構成，在長時間或無時間限制的使用方法中，動態(tài)地保持的電荷以MOS 晶體管的截止電流等進行露出(Leak)，引起電壓變動，因此輸出有可能不穩(wěn)定，但在使用圖 3所示的像素電路的可動快門式顯示器中，必定周期性地發(fā)生(其也以極短的期間)狀態(tài)的復原(即使是相同狀態(tài)的保持，也進行再設定)，因此能夠設計必要的電壓和保持時間，供實際使用。
在使用圖3所示的像素電路的可動快門式顯示器中，在寫入期間(圖2的TA)內， 以各行為單位向各像素寫入數(shù)據，在可動快門狀態(tài)設定期間(圖2的TB)，使可動快門(s)向節(jié)點N2側或節(jié)點N3側移動，在顯示期間(圖2的TC)顯示圖像。
這樣，根據本發(fā)明，能夠提供一種可抑制漏極雪崩效應提高可靠性的閂鎖電路以及使用該閂鎖電路的顯示裝置。
[實施例2]
圖5是表示本發(fā)明實施例2的閂鎖電路的電路構成的電路圖。
圖5所示的閂鎖電路是在圖1所示的閂鎖電路中將對高電壓進行處理的η型MOS 晶體管(ΝΜΤ1、ΝΜΤ2)和ρ型MOS晶體管ΡΜΤ3制成雙柵極來提高源一漏極耐壓的閂鎖電路。
g卩，在本實施例中，構成圖1所示的閂鎖電路的η型MOS晶體管NMTI由η型MOS晶體管NMTl以及η型MOS晶體管NMTll來替換。另外，構成圖1所示的閂鎖電路的η型MOS晶體管NMT2在本實施例中由η型MOS晶體管NMT2以及η型MOS晶體管ΝΜΤ21來替換。即， 圖5所示的閂鎖電路是圖1所示的上述晶體管NMTl以及ΝΜΤ2分別替換為輸入相同的柵電壓的兩個晶體管所謂的雙柵極晶體管的閂鎖電路。同樣，本實施例的閂鎖電路是圖1所示的閂鎖電路的P型MOS晶體管ΡΜΤ3由ρ型MOS晶體管ΡΜΤ3和ρ型MOS晶體管ΡΜΤ31來替換的閂鎖電路。即，本實施例的閂鎖電路是圖1所示的上述晶體管ΡΜΤ3替換為輸入相同的柵電壓的兩個晶體管所謂的雙柵極晶體管的閂鎖電路。
這樣，通過制成雙柵極晶體管構成，實施例2的閂鎖電路可提高有效的源一漏極耐壓，對高電壓進行處理。
[實施例3]
圖6是表示本發(fā)明實施例3的閂鎖電路的電路構成的電路圖。本實施例的閂鎖電路在η型MOS晶體管ΝΜΤ2的源極與漏極之間連接有二極管連接的η型MOS晶體管ΝΜΤ3的這一點；和向電容控制線(LW)供給恒定的電壓VL這一點上與圖1所示的實施例1的閂鎖電路不同。另外，本實施例的η型MOS晶體管(NMT1、ΝΜΤ2、ΝΜΤ3)和ρ型MOS晶體管ΡΜΤ3 是半導體層由多晶硅構成的MOS晶體管(三極管)。
圖7是表示圖6所示的H鎖電路的掃描脈沖(Φ6)、Η鎖控制信號(ΦΑ(1、ΦΑ02) 以及各節(jié)點(N1、Ν2、Ν3 )的時間變化情形的時間圖。
首先，對信號線(LD)上的電壓(data)為L電平的電壓VL的情況進行說明。在此， 在時刻tl以前，節(jié)點NI設為H電平的電壓VDH，節(jié)點N2設為L電平的電壓VL，節(jié)點N3設為H電平的電壓VH3。
如圖7所示，在時刻tl，當掃描線(LG)上的掃描脈沖(Φ6)(所謂的信號讀入脈沖 O!脈沖))從L電平的電壓VL變化到H電平的電壓VHl (輸入所謂的選擇掃描電壓)時，η 型MOS晶體管(輸入晶體管；ΝΜΤ1)導通，節(jié)點NI的電壓成為信號線(LD)上的電壓(data ； 在此為電壓VL)。
此時,第一円鎖控制線(LACl)上的第一円鎖控制信號(ΦΑΟΙ)的電壓成為中間電平的電壓VL2，上述電壓VL2以滿足下述(4)式的方式設定，不管節(jié)點NI的電壓是H電平的電壓VDH還是L電平的電壓VL，η型MOS晶體管ΝΜΤ2都維持截止狀態(tài)。
VL2 ^ VHD + Vth (Vth 為晶體管 ΝΜΤ2 的閾值電壓)......(4)
在時刻t2，第二閂鎖控制線(LAC2)上的第二閂鎖控制信號((^AC2)從H電平的電壓VH3變成L電平的電壓VL。在此，ρ型MOS晶體管PMT3通過節(jié)點N2的電壓來決定導通、 截止，但在時刻t2，節(jié)點N2為L電平的VL的電壓，因此ρ型MOS晶體管PMT3為導通狀態(tài)， 節(jié)點N3的電壓與第二閂鎖控制信號(ΦΑ02) —同成為L電平的電壓VL3。
在此，VL3= VL — (― Vth) = VL + Vth。
在時刻t3，第一閂鎖控制線(LACl)上的第一閂鎖控制信號(ΦΑ(1)從中間電平的電壓VL2變化到H電平的電壓VH3。由此，二極管連接的η型MOS晶體管ΝΜΤ3成為導通狀態(tài)，因此隨著第一閂鎖控制信號(ΦΑα)的電壓上升，節(jié)點Ν2的電壓也上升，變成H電平的電壓VH4。
在此，上述電壓VH4大約遵照下式。
VH4 VH22 — Vth
在時刻t4，第一閂鎖控制線(LACl)上的第一閂鎖控制信號(ΦΑ(1)從H電平的電壓VH3變化到L電平的電壓VL，但由于η型MOS晶體管ΝΜΤ2維持截止狀態(tài)，因此節(jié)點Ν2維持H電平的電壓VH4。
在時刻t5，第一閂鎖控制線(LACl)上的第一閂鎖控制信號(ΦΑα)從L電平的電壓VL變化到中間電平的電壓VL2。由此，不管向節(jié)點NI的來自信號線(LD)的寫入電壓 (VDH、VL)如何，η型MOS晶體管ΝΜΤ2都維持截止狀態(tài)。
在時刻t6，第二閂鎖控制線(LAC2)上的第二閂鎖控制信號((^AC2)從L電平的電壓VL變化到H電平的電壓VH3。
ρ型MOS晶體管PMT3的柵電壓為節(jié)點N2的電壓，在時刻t6，節(jié)點N2的電壓為H 電平的電壓VH4，因此ρ型MOS晶體管PMT3處于截止狀態(tài)。因此，節(jié)點N3維持L電平的電壓VL3的狀態(tài)。
通過上述的順序，根據在時刻tl寫入的信號電壓(與“O”的數(shù)據對應的電壓)，輸出端子(OUTl)的電壓成為H電平的電壓(=節(jié)點N2的電壓)，輸出端子(0UT2)的電壓成為 L電平的電壓(=節(jié)點N3的電壓)，因此輸出端子(OUTl)與輸出端子(0UT2)的差動輸出狀態(tài)被閂鎖。
接著，對信號線(LD)上的電壓(data)為H電平的電壓VDH的情況進行說明。在此，在時刻t21以前，節(jié)點NI設為L電平的電壓VL，節(jié)點N2設為H電平的電壓VH4，節(jié)點N3 設為L電平的電壓VL3。
如圖7所示，在時刻t21，當掃描線(LG)上的掃描脈沖(Φ6)(所謂的信號讀入脈沖(柵脈沖))從L電平的電壓VL變化到H電平的電壓VHl (輸入所謂的選擇掃描電壓)時， 輸入晶體管NMTl導通，節(jié)點NI的電壓成為信號線(LD)上的電壓(data ;在此為電壓VDH)。
此時,第一円鎖控制線(LACl)上的第一円鎖控制信號(ΦΑΟΙ)的電壓成為中間電平的電壓VL2，如上所述，不管節(jié)點NI的電壓是H電平的電壓VDH還是L電平的電壓VL，η 型MOS晶體管ΝΜΤ2都維持截止狀態(tài)，所以輸出(閂鎖狀態(tài))不變。
在時刻t22，第二閂鎖控制線(LAC2)上的第二閂鎖控制信號(Φ AC2)變成L電平的電壓VL，但ρ型MOS晶體管PMT3為截止狀態(tài)，另外，輸出端子(0UT2)的電壓(=節(jié)點N3 的電壓)在時刻t22以前也是L電平的電壓VL3，因此輸出端子(0UT2)的電壓不變。
在時刻t23，第一閂鎖控制線(LACl)上的第一閂鎖控制信號(ΦΑ(1)從中間電平的電壓VL2變化到H電平的電壓VH3。由此，二極管連接的η型MOS晶體管ΝΜΤ3成為導通狀態(tài)，因此節(jié)點Ν2的電壓也上升，但由于節(jié)點Ν2已經成為H電平的電壓VH4，因此節(jié)點Ν2 的電壓不變。另外，P型MOS 晶體管ΡΜΤ3維持截止狀態(tài)。
在時刻t24，當?shù)谝婚V鎖控制線(LACl)上的第一閂鎖控制信號(Φ ACl)變成L電平的電壓VL時，η型MOS晶體管ΝΜΤ2變成導通狀態(tài)，節(jié)點Ν2的電壓變成L電平的電壓VL。 隨之，P型MOS晶體管ΡΜΤ3變成導通狀態(tài)。
在時刻t25，第一閂鎖控制線(LACl)上的第一閂鎖控制信號(ΦΑα)從L電平的電壓VL變化到中間電平的電壓VL2。由此，不管向節(jié)點NI的來自信號線(LD)的寫入電壓 (VDH、VL)如何，η型MOS晶體管ΝΜΤ2都維持截止狀態(tài)。
另外，ρ型MOS晶體管ΡΜΤ3的柵電壓為節(jié)點Ν2的電壓，在時刻t25，節(jié)點N2的電壓為L電平的電壓VL，因此ρ型MOS晶體管PMT3維持導通狀態(tài)。
在時刻t26，第二閂鎖控制線(LAC2)上的第二閂鎖控制信號(Φ AC2)從L電平的電壓VL變化到H電平的電壓VH3。
此時，ρ型MOS晶體管PMT3為導通狀態(tài)，由此隨著第二閂鎖控制信號(Φ AC2)的上升，節(jié)點N3的電壓也成為H電平的電壓VH3。
通過上述的順序，根據在時刻t21寫入的信號電壓(與“I”的數(shù)據對應的電壓)，輸出端子(OUTl)的電壓成為L電平的電壓(=節(jié)點N2的電壓)，另一方面，輸出端子(0UT2)的電壓成為H電平的電壓(=節(jié)點N3的電壓)。這樣，在輸出端子(OUTl)和輸出端子(0UT2) 之間，差動輸出狀態(tài)被閂鎖。
本實施例的閂鎖電路也能夠得到與上述實施例1同樣的作用、效果。
與上述實施例1、2同樣，本實施例的閂鎖電路也能夠應用于電控制可動快門(S) 的位置進行圖像顯示的顯示器(稱為可動快門式顯示器)的像素電路。
另外，在本實施例中，可動快門控制線(LSS)上的快門控制信號(0S)通常為GND 的電壓(或電壓VDD )，因此也可以將保持電容(CD )的另一端與可動快門控制線(LSS )連接。
[實施例4]
圖8是表示本發(fā)明實施例4的閂鎖電路的電路構成的電路圖。
圖8所示的閂鎖電路是在圖6所示的閂鎖電路中將對高電壓進行處理的η型MOS 晶體管(ΝΜΤ1、ΝΜΤ2、ΝΜΤ3)、ρ型MOS晶體管ΡΜΤ3制成雙柵極來提高源-漏極耐壓的閂鎖電路。
即，實施例4的閂鎖電路是圖6所示的η型MOS晶體管NMTl由η型MOS晶體管 NMTl以及η型MOS晶體管NMTll來替換的閂鎖電路，即，圖6的上述晶體管NMTl替換為輸入相同的柵電壓的兩個晶體管的所謂的雙柵極晶體管。
同樣，在實施例4的閂鎖電路中，具有圖6所示的η型MOS晶體管ΝΜΤ2由η型MOS 晶體管ΝΜΤ2以及η型MOS晶體管ΝΜΤ21來替換的構造，S卩，圖6的上述晶體管ΝΜΤ2替換為輸入相同的柵電壓的兩個晶體管的所謂的雙柵極晶體管。
同樣，實施例4的閂鎖電路具有圖6所示的η型MOS晶體管ΝΜΤ3由η型MOS晶體管ΝΜΤ3以及η型MOS晶體管ΝΜΤ31來替換的構造，圖6的上述晶體管ΝΜΤ3替換為輸入相同的柵電壓的兩個晶體管的所謂的雙柵極晶體管。
同樣，實施例4的閂鎖電路具有由P型MOS晶體管ΡΜΤ3以及ρ型MOS晶體管ΡΜΤ31 替換圖6所示的ρ型MOS晶體管ΡΜΤ3的構造，圖6的上述晶體管ΡΜΤ3替換為輸入相同的柵電壓的兩個晶體管的所謂的雙柵極晶體管。
這樣，通過制成雙柵極晶體管構成，本發(fā)明實施例4的閂鎖電路可提高有效的源一漏極耐壓，對高電壓進行處理。
[實施例5]
圖9是本發(fā)明實施 例5的閂鎖電路的電路構成的電路圖。本實施例的閂鎖電路在 η型MOS晶體管ΝΜΤ2的漏極和第一閂鎖控制線(LAC1)之間連接有η型MOS晶體管ΝΜΤ4、 將該η型MOS晶體管ΝΜΤ4的柵極與第三閂鎖控制線(LA)連接、將保持電容(CD)的一端與第一閂鎖控制線(LACl)連接這一點上與實施例2的閂鎖電路不同。另外，本實施例的η型 MOS晶體管(ΝΜΤ1、ΝΜΤ2、ΝΜΤ3、ΝΜΤ4)、ρ型MOS晶體管ΡΜΤ3都是半導體層由多晶硅構成的 MOS晶體管。
圖10是表示圖9所示的閂鎖電路的掃描脈沖(Φ6)、閂鎖控制信號(ΦΑ(1、(tAC2、(tA)以及各節(jié)點(N1、N2、N3、N4)的時間變化情形的時間圖。首先，對信號線(LD)上的電壓(data)為L電平的電壓VL的情況進行說明。在此，在時刻tl以前，節(jié)點NI設為H電平的電壓VDH，節(jié)點N2設為L電平的電壓VL，節(jié)點N3設為H電平的電壓VH3。如圖10所示，在時刻tl，當掃描線(LG)上的掃描脈沖(AG)(所謂的信號讀入脈沖(柵脈沖))從L電平的電壓VL變化到H電平的電壓VHl (輸入所謂的選擇掃描電壓)時，n型MOS晶體管(輸入晶體管NMT1)導通，節(jié)點NI的電壓成為信號線(LD)上的電壓(data ；在此為電壓VL)。在時刻t2，第二閂鎖控制線(LAC2)上的第二閂鎖控制信號(4AC2)從H電平的電壓VH3變成L電平的電壓VL。在此，p型MOS晶體管PMT3通過節(jié)點N2的電壓來決定導通、截止，但在時刻t2，節(jié)點N2為L電平的電壓VL，因此p型MOS晶體管PMT3為導通狀態(tài)，節(jié)點N3的電壓與第二円鎖控制信號(4>AC2) —同成為L電平的電壓VL3。在此，上述電壓VL3遵照下式。VL3 = VL - (- Vth) = VL + Vth在時刻t3，第三閂鎖控制線(LA)的電壓從VL變化到VH21。由此，n型MOS晶體管NMT4成為導通狀態(tài)，但由于n型MOS晶體管NMT2為截止狀態(tài)，因此節(jié)點N2不變化。在時刻t4,第一円鎖控制線(LACl)上的第一円鎖控制信號(4>AC1)從L電平的電壓VL變化到H電平的電壓VH3。二極管連接的n型MOS晶體管NMT3成為ON (導通)狀態(tài)，因此節(jié)點N2的電壓變成H電平的VH4。由于保持電容(⑶)的一端與第一閂鎖控制信號((^ACl)連接，因此節(jié)點NI的電壓成為VH22。 在此，VH22遵照下式。VH22 = VL + VH3 (CD / (CD + CS))另外，節(jié)點(N4)的電壓變成VH22 — Vth或VH21 — Vth中的任一方高的電壓VH5。在時刻t6，第一閂鎖控制信號(Cj5ACl)從H電平的電壓VH3變化到L電平的電壓VL0隨之，由保持電容(CD)進行了電容耦合的節(jié)點NI恢復到電壓VL。因此，n型MOS晶體管NMT2成為截止狀態(tài)，因此節(jié)點N2維持H電平的電壓VH4。此時，n型MOS晶體管NMT4為導通狀態(tài)，因此節(jié)點N4變成VL的電壓。在時刻t8，第二閂鎖控制信號((^AC2)從L電平的電壓VL變化到H電平的電壓VH3。p型MOS晶體管PMT3的柵電壓為節(jié)點N2的電壓，在時刻t8，節(jié)點N2的電壓為H電平的電壓VH4，因此p型MOS晶體管PMT3處于截止狀態(tài)。因此，節(jié)點N3維持L電平的電壓VL3的狀態(tài)。經過時刻t8之后，第三閂鎖控制信號(c^A)變成L電平的電壓VL，n型MOS晶體管NMT4變成截止狀態(tài)。即，直到接著第三閂鎖控制信號(0A)變成H電平為止，即使節(jié)點NI的電壓因信號輸入而變化，節(jié)點N2和N3的電壓都不發(fā)生變化。嚴格地講，當通過上述輸入的信號而節(jié)點NI從L電平變成H電平時，n型MOS晶體管NMT2從截止狀態(tài)變成導通狀態(tài)，節(jié)點N4的電壓從VL變化到VHD - Vth。由于節(jié)點N4的上述電壓的變化所必要的電荷Q是由節(jié)點N2供給的，因此節(jié)點N2的電壓下降。但是，為了不使節(jié)點N2的上述電壓下降給閂鎖電路的動作帶來影響，只要設定節(jié)點N2和/或節(jié)點N4的電容或調節(jié)第一閂鎖控制信號(4AC1)即可，因此在本討論中，不進行重點討論。通過上述的順序，根據在時刻tl寫入的信號電壓(與“0”的數(shù)據對應的電壓)，輸出端子(OUTl)的電壓成為H電平的電壓(=節(jié)點N2的電壓)，輸出端子(0UT2)的電壓成為L電平的電壓(=節(jié)點N3的電壓)，在輸出端子(OUTl)與輸出端子(0UT2)之間，差動輸出狀態(tài)被閂鎖。接著，對信號線(LD)上的電壓(data)為H電平的電壓VDH的情況進行說明。在此，在時刻t21以前，節(jié)點NI設為L電平的電壓VL，節(jié)點N2設為H電平的電壓VH4，節(jié)點N3設為L電平的電壓VL3。如圖10所示，在時刻t21，當掃描線(LG)上的掃描脈沖(￠6)(所謂的信號讀入脈沖(柵脈沖))從L電平的電壓VL變化到H電平的電壓VHl (輸入所謂的選擇掃描電壓)時，輸入晶體管NMTl導通，節(jié)點NI的電壓成為信號線(LD)上的電壓(data ;在此為電壓VDH)。此時，n型MOS晶體管NMT2變成導通狀態(tài)。另一方面，n型MOS晶體管NMT4繼續(xù)維持截止狀態(tài)。由此，節(jié)點N4成為電壓VH6 (=VDH — Vth)。在時刻t22，第二閂鎖控制線(LAC2)上的第二閂鎖控制信號($ AC2)變成L電平的電壓VL，但p型MOS晶體管PMT3為截止狀態(tài)，另外，輸出端子(0UT2)的電壓(=節(jié)點N3的電壓)在時刻t22以前也是L電平的電壓VL3，因此輸出端子(0UT2)的電壓不變化。在時刻t23，第三閂鎖控制線(LA)上的第三閂鎖控制信號((^A)從VL的電壓變化到H電平的電壓VH21。由此，n型MOS晶體管NMT4成為導通狀態(tài)。此時，n型MOS晶體管NMT2也是導通狀態(tài)，因此節(jié)點N2和節(jié)點N4變成電壓VL。由此，p型MOS晶體管PMT也成為導通狀態(tài)，但由于輸出端子(0UT2 )的電壓已經是L電平的電壓VL3，因此輸出端子(0UT2 )的電壓不變。在時刻t24，第一閂鎖控制線(LACl)上的第一閂鎖控制信號((^ACl)變成H電平的電壓VH3。此時，經由二極管連接的n型MOS晶體管NMT3，節(jié)點N2的電壓變成H電平的VH4。同時，節(jié)點N4的電壓變成VH5，節(jié)點NI的電壓變成VH23。在時刻t26，第一閂鎖控制線(LACl)上的第一閂鎖控制信號((^ACl)從H電平的電壓VH3變化到L電平即電壓VL。隨之，節(jié)點NI的電壓恢復到VHD，但由于n型MOS晶體管NMT2處于導通狀態(tài)，n型MOS晶體管NMT4也是導通狀態(tài)，又由于節(jié)點N2經由n型MOS晶體管(NMT2、NMT4)與第一閂鎖控制線(LAC1)連接，因此節(jié)點N2和節(jié)點N4的電壓都變成L電平的VL。此時，p型MOS晶體管PMT3的柵電壓為節(jié)點N2的電壓，在時刻t27，節(jié)點N2的電壓為L電平的VL，因此p型MOS晶體管PMT3變成導通狀態(tài)。在時刻t28，第二閂鎖控制線(LAC2)上的第二閂鎖控制信號($ AC2)從L電平的電壓VL變化到H電平的電壓VH3。此時，p型MOS晶體管PMT3為導通狀態(tài)，因此隨著第二閂鎖控制信號((^AC2)的上升，節(jié)點N3的電壓也成為H電平的VH3的電壓。

通過上述的順序，根據在時刻t21寫入的信號電壓(與“I”的數(shù)據對應的電壓)，輸出端子(OUTl)的電壓成為L電平的電壓(=節(jié)點N2的電壓)，輸出端子(0UT2)的電壓成為H電平的電壓(=節(jié)點N3的電壓)，因此在輸出端子(OUTI)與輸出端子(0UT2 )之間，差動輸出狀態(tài)被閂鎖。本實施例的閂鎖電路也能夠得到與上述實施例1同樣的作用、效果。與上述實施例1、2同樣，本實施例的閂鎖電路也能夠應用于電控制可動快門(S)的位置進行圖像顯示的顯示器(稱為可動快門式顯示器)的像素電路。另外，在本實施例中，可動快門控制線(LSS)上的快門控制信號(0S)通常為GND的電壓(或電壓VDD )，因此也可以將保持電容(⑶)的另一端與可動快門控制線(LSS )連接。[實施例6]圖11是表示本發(fā)明實施例6的閂鎖電路的電路構成的電路圖。圖11所示的閂鎖電路通過在圖9所示的閂鎖電路中將對高電壓進行處理的n型MOS晶體管(NMT1、NMT2、NMT3)以及p型MOS晶體管PMT3分別制成雙柵極構造，來提高源一漏極耐壓。即，實施例6的閂鎖電路是由n型MOS晶體管NMTl以及n型MOS晶體管NMTl I來替換圖9所示的n型MOS晶體管NMTI的閂鎖電路，即，具有圖9所示的閂鎖電路的n型MOS晶體管NMTl替換為輸入相同的柵電壓的兩個晶體管的所謂的雙柵極晶體管的構造。同樣，實施例6的閂鎖電路是由n型MOS晶體管NMT2以及n型MOS晶體管NMT21來替換圖9所示的n型MOS晶體管NMT2的閂鎖電路，即，具有圖9所示的n型MOS晶體管NMT2替換為輸入相同的柵電壓的兩個晶體管的所謂的雙柵極晶體管的構造。同樣，在實施例6的閂鎖電路的電路構成中，圖9所示的n型MOS晶體管NMT3由n型MOS晶體管NMT3以及n型MOS晶體管NMT31來替換，圖9所示的n型MOS晶體管NMT3替換為輸入相同的柵電壓的兩個晶體管的所謂的雙柵極晶體管。同樣，實施例6的閂鎖電路具有由p型MOS晶體管PMT3以及p型MOS晶體管PMT31、即由輸入相同的柵電壓的兩個晶體管的所謂的雙柵極晶體管來替換圖9所示的p型MOS晶體管PMT3的構造。這樣，通過制成雙柵極晶體管構成，本發(fā)明實施例6的閂鎖電路可提高有效的源一漏極耐壓，對高電壓進行處理。另外，n型MOS晶體管NMT4實質上不施加VDH — Vth以上的電壓，因此仍舊設為單柵極，但也可以將其設為雙柵極。另外，在上述的說明中，對作為第一晶體管NMT1、第三晶體管NMT2、第四晶體管NMT3、第五晶體管NMT4使用n型多晶硅薄膜晶體管且作為第二晶體管PMT3使用p型多晶硅薄膜晶體管的情況進行了說明。但是，作為上述第一晶體管、第三晶體管、第四晶體管、第五晶體管，可使用P型多晶硅薄膜晶體管。另外，作為第二晶體管，也可使用n型多晶硅薄膜晶體管。另外，在作為第一晶體管、第三晶體管、第四晶體管、第五晶體管使用p型多晶硅薄膜晶體管且作為第二晶體管使用n型多晶硅薄膜晶體管的情況下，需要將施加于它們的電壓關系的正負反過來，這對本領域技術人員來說是不言自明的。另外，第一晶體管、第二晶體管也可使用非晶硅薄膜晶體管。上述非晶硅薄膜晶體管不需要晶體化，因此可通過更低成本工藝來制造。另外，在上述的說明中，對將本發(fā)明的閂鎖電路應用于可動快門式顯示器的像素電路的情況進行了說明，但本發(fā)明也可應用于可動快門式顯示器的像素電路以外的需要同樣動作的其他顯示器，是不言而喻的。以上，基于上述實施例對由本發(fā)明者完成的發(fā)明進行了具體說明，但本發(fā)明不局限于上述實施例，在不脫離其要點的范圍內，可進行各種變更，是理所當然的。
權利要求
1.一種閂鎖電路，其在被輸入掃描電壓時輸入數(shù)據，進行閂鎖，該閂鎖電路的特征在于，具備 輸入晶體管，其在柵極被輸入所述掃描電壓時，輸入與“O”或“ I”的數(shù)據對應的電壓；保持電容，其一端與所述輸入晶體管的第二電極連接，并且另一端被輸入電容控制信號，對由所述輸入晶體管輸入的電壓進行保持； 第一導電型的第一晶體管，其具有與所述輸入晶體管的第二電極連接的柵極、與第一輸出端子連接的第二電極和被輸入第一R鎖控制信號的第一電極；和 第二導電型的第二晶體管，其具有與所述第一晶體管的第二電極連接的柵極、與第二輸出端子連接的第二電極和被輸入第二閂鎖控制信號的第一電極， 使所述電容控制信號、所述第一閂鎖控制信號和所述第二閂鎖控制信號的電平在規(guī)定的定時進行變更，并使所述第一輸出端子和第二輸出端子的電壓變化為與“O”或“I”的數(shù)據對應的電壓，進行閂鎖。
2.如權利要求1所述的閂鎖電路，其特征在于 所述第二閂鎖控制信號，在將與“O”或“ I ”的數(shù)據對應的電壓保持于所述保持電容以后的直到時刻tl為止的期間，為第二電平的電壓，在時刻tl從第二電平的電壓變化到第一電平的電壓，在時刻t7從第一電平的電壓變化到第二電平的電壓， 所述電容控制信號，在直到時刻t2為止的期間為第二電平的電壓，在時刻t2從第一電平的電壓變化到第二電平的電壓，在時刻t4從第二電平的電壓變化到第一電平的電壓， 所述第一閂鎖控制信號，在直到時刻t3為止的期間為第一電平的電壓與第二電平的電壓之間的中間電平電壓，在時刻t3從中間電平的電壓變化到第二電平的電壓，在時刻t5從第二電平的電壓變化到第一電平的電壓，在時刻t6從第一電平的電壓變化到中間電平的電壓， 時刻tl到時刻t7具有tl < t2 < t3 < t4 < t5 < t6 < t7的關系。
3.如權利要求2所述的閂鎖電路，其特征在于 所述第一晶體管，在時刻t3以前截止，在時刻t3導通，在時刻t4截止，在時刻t5根據保持于保持電容的電壓導通或截止，在時刻t6以后截止， 所述第二晶體管，在時刻t3由于所述第一晶體管導通而導通，在時刻t4截止，在時刻t5所述第一晶體管導通時導通，在時刻t5所述第一晶體管截止時成為截止， 所述第一輸出端子的電壓，在時刻t3因所述第一晶體管導通而在時刻t3變化到中間電平電壓的電壓，然后在時刻t4變化到第二電平的電壓，在時刻t5所述第一晶體管導通的情況下變化到第一電平的電壓，之后維持第一電平的電壓，在時刻t5所述第一晶體管截止的情況下維持第二電平的電壓， 所述第二輸出端子的電壓，在時刻t3因所述第二晶體管導通而變化到第一電平，在時刻t5所述第一晶體管導通的情況下，在時刻t7變化到第二電平的電壓，之后維持第二電平的電壓，在時刻t5所述第一晶體管截止的情況下維持第一電平的電壓。
4.一種閂鎖電路，其在被輸入掃描電壓時輸入數(shù)據，進行閂鎖，該閂鎖電路的特征在于，具備 輸入晶體管，其在柵極被輸入所述掃描電壓時，輸入與“O”或“ I ”的數(shù)據對應的電壓； 保持電容，其一端與所述輸入晶體管的第二電極連接，并且另一端被輸入一定的電壓，對由所述輸入晶體管輸入的電壓進行保持； 第一導電型的第一晶體管，其具有與所述輸入晶體管的第二電極連接的柵極、與第一輸出端子連接的第二電極和被輸入第一閂鎖控制信號的第一電極； 第二導電型的第二晶體管，其具有與所述第一晶體管的第二電極連接的柵極、與第二輸出端子連接的第二電極和被輸入第二R鎖控制信號的第一電極；和 二極管，其連接在所述第一晶體管的第一電極與第二電極之間，根據所述第一閂鎖控制信號的電平的變化，成為導通狀態(tài)， 使所述第一閂鎖控制信號和所述第二閂鎖控制信號的電平在規(guī)定的定時進行變更，并使所述第一輸出端子和第二輸出端子的電壓變化為與“O”或“ I”的數(shù)據對應的電壓，進行閂鎖。
5.如權利要求4所述的閂鎖電路，其特征在于 所述第二閂鎖控制信號，在將與“O”或“ I ”的數(shù)據對應的電壓保持于所述保持電容以后的直到時刻tl為止的期間，為第二電平的電壓，在時刻tl從第二電平的電壓變化到第一電平的電壓，在時刻t5從第一電平的電壓變化到第二電平的電壓， 所述第一閂鎖控制信號，在直到時刻t2為止的期間為第一電平的電壓與第二電平的電壓之間的中間電平電壓，在時刻t2從中間電平的電壓變化到第二電平的電壓，在時刻t3從第二電平的電壓變化到第一電平的電壓，在時刻t4從第一電平的電壓變化到中間電平的電壓， 時刻tl到時刻t5具有tl < t2 < t3 < t4 < t5的關系。
6.如權利要求5所述的閂鎖電路，其特征在于 所述二極管在時刻t2以前截止，在時刻t2成為導通狀態(tài)，在之后的時刻t3以后截止，所述第一晶體管在時刻t3以前截止，在時刻t3根據保持于保持電容的電壓導通或截止，在時刻t4以后截止， 所述第二晶體管，在時刻tl以前所述第一輸出端子的電壓為第一電平的情況下導通，在時刻tl所述第一輸出端子的電壓為第二電平的情況下截止，在時刻t3所述第一晶體管導通時導通，在時刻t3所述第一晶體管截止時截止， 所述第一輸出端子的電壓，在時刻t2因所述二極管導通而變化到所述第二電平的電壓，在時刻t3所述第一晶體管導通的情況下變化到第一電平的電壓，之后維持第一電平的電壓，在時刻t3所述第一晶體管截止的情況下維持第二電平的電壓， 所述第二輸出端子的電壓，在時刻tl所述第二晶體管導通的情況下成為第一電平的電壓，在時刻tl所述第二晶體管截止的情況下維持第一電平的電壓，在時刻t3所述第一晶體管導通的情況下，在時刻t5變化到第二電平的電壓，之后維持第二電平的電壓，在時刻t5所述第一晶體管截止的情況下維持第一電平的電壓。
7.如權利要求4所述的閂鎖電路，其特征在于 所述二極管由二極管連接的第一導電型的晶體管構成。
8.如權利要求4所述的閂鎖電路，其特征在于 所述二極管由多個第一導電型的晶體管構成，所述多個第一導電型的晶體管串聯(lián)連接，共用柵極地連接，并且柵極被輸入所述第一閂鎖控制信號。
9.一種閂鎖電路，其在被輸入掃描電壓時輸入數(shù)據，進行閂鎖，該閂鎖電路的特征在于，具備 輸入晶體管，其在柵極被輸入所述掃描電壓時，輸入與“O”或“ I”的數(shù)據對應的電壓；保持電容，其一端與所述輸入晶體管的第二電極連接，并且另一端被輸入一定的電壓，對由所述輸入晶體管輸入的電壓進行保持； 第一導電型的第一晶體管，其具有與所述輸入晶體管的第二電極連接的柵極、與第一輸出端子連接的第二電極和第一電極； 第二導電型的第二晶體管，其具有與所述第一晶體管的第二電極連接的柵極、與第二輸出端子連接的第二電極和被輸入第二閂鎖控制信號的第一電極； 第一導電型的第四晶體管，其具有輸入第三閂鎖控制信號的柵極、與所述第一晶體管的第一電極連接的第二電極和被輸入第一閂鎖控制信號的第一電極；和 二極管，其連接在所述第一晶體管的第二電極與所述第四晶體管的第一電極之間，根據所述第一閂鎖控制信號的電平的變化成為導通狀態(tài)， 使所述第一閂鎖控制信號、所述第二閂鎖控制信號和所述第三閂鎖控制信號的電平在規(guī)定的定時進行變更，并使所述第一輸出端子和第二輸出端子的電壓變化到與“O”或“I”的數(shù)據對應的電壓，進行閂鎖。
10.如權利要求9所述的閂鎖電路，其特征在于 所述第二閂鎖控制信號，在將與“O”或“I”的數(shù)據對應的電壓保持于所述保持電容以后的直到時刻tl為止的期間，為第二電平的電壓，在時刻tl從第二電平的電壓變化到第一電平的電壓，在時刻t5從第一電平的電壓變化到第二電平的電壓， 所述第一閂鎖控制信號，在直到時刻t3的期間為第一電平的電壓，在時刻t3從第一電平的電壓變化到第二電平的電壓，在時刻t4從第二電平的電壓變化到第一電平的電壓， 所述第三閂鎖控制信號，在直到時刻t2的期間為第一電平的電壓，在時刻t2從第一電平的電壓變化到第二電平的電壓，在時刻t4從第二電平的電壓變化到第一電平的電壓，時刻tl到時刻t5具有tl < t2 < t3 < t4 < t5的關系。
11.如權利要求10所述的閂鎖電路，其特征在于 所述二極管，在時刻t3以前截止，在時刻t3成為導通狀態(tài)，在之后的時刻t4以后截止， 所述第一晶體管，在時刻t3以后且時刻t4以前為截止，在時刻t3以前和時刻t4以后根據保持于保持電容的電壓導通或截止， 所述第二晶體管，在時刻tl以前所述第一輸出端子的電壓為第一電平的情況下導通，在時刻tl所述第一輸出端子的電壓為第二電平的情況下截止，在時刻t4所述第一晶體管導通時導通，在時刻t4所述第一晶體管截止時成為截止， 所述第一輸出端子的電壓，在時刻t3因所述二極管導通而變化到所述第二電平的電壓，在時刻t4所述第一晶體管導通的情況下變化到第一電平的電壓，之后維持第一電平的電壓，在時刻t3所述第一晶體管截止的情況下維持第二電平的電壓， 所述第二輸出端子的電壓，在時刻tl所述第二晶體管導通的情況下成為第一電平的電壓，在時刻tl所述第二晶體管截止的情況下維持時刻tl以前的所述第二輸出端子的電壓，在時刻t3所述第一晶體管導通的情況下，在時刻t5變化到第二電平的電壓，之后維持第二電平的電壓，在時刻t5所述第一晶體管截止的情況下，維持第一電平的電壓或維持時刻tl以前的所述第二輸出端子的電壓。
12.如權利要求9所述的閂鎖電路，其特征在于 所述二極管由二極管連接的第一導電型的晶體管構成。
13.如權利要求9所述的閂鎖電路，其特征在于 所述二極管由多個第一導電型的晶體管構成，所述多個第一導電型的晶體管串聯(lián)連接，共用柵極地連接，并且柵極被輸入所述第一閂鎖控制信號。
14.如權利要求1所述的閂鎖電路，其特征在于 所述輸入晶體管和所述第一晶體管由串聯(lián)連接且共用柵極地連接的第一導電型的多個晶體管構成， 所述第二晶體管由串聯(lián)連接且共用柵極地連接的第二導電型的多個晶體管構成。
15.如權利要求1所述的閂鎖電路，其特征在于 所述第一晶體管為η型晶體管， 所述第二晶體管為P型晶體管， 所述第二電平為比第一電平高的高電位的電平。
16.如權利要求1所述的閂鎖電路，其特征在于 所述各晶體管是半導體層由多晶硅膜構成的晶體管。
17.如權利要求1所述的閂鎖電路，其特征在于 所述各晶體管是半導體層由非晶硅膜構成的晶體管。
18.—種顯示裝置，其具備分別具有可動快門的多個像素，電控制所述可動快門的位置，進行圖像顯示，該顯示裝置的特征在于 所述各像素具有對所述可動快門的位置進行電控制的像素電路， 所述像素電路具有閂鎖電路， 所述閂鎖電路為權利要求1所述的閂鎖電路。
全文摘要
本發(fā)明提供一種能夠抑制漏極雪崩效應，提高可靠性的閂鎖電路。該閂鎖電路具備輸入晶體管，其在柵極被輸入掃描電壓時，輸入與“0”或“1”的數(shù)據對應的電壓；保持電容，其一端與所述輸入晶體管的第二電極連接，并且另一端被輸入電容控制信號，對由所述輸入晶體管輸入的電壓進行保持；第一導電型的第一晶體管，其柵極與所述輸入晶體管的第二電極連接，第二電極與第一輸出端子連接，并且向第一電極輸入第一閂鎖控制信號；和第二導電型的第二晶體管，其柵極與所述第一晶體管的第二電極連接，第二電極與第二輸出端子連接，并且向第一電極輸入第二閂鎖控制信號。
文檔編號H03K17/687GK103051315SQ20121039473
公開日2013年4月17日 申請日期2012年10月17日 優(yōu)先權日2011年10月17日
發(fā)明者宮澤敏夫, 秋元肇 申請人:株式會社日本顯示器東