欠壓鎖存電路的制作方法
【專利摘要】本發(fā)明公開了一種欠壓鎖存電路。該電路的肖特基勢(shì)壘二極管的陽(yáng)極接地，陰極接第一PMOS晶體管的柵極、第二PMOS晶體管的柵極、第一NMOS晶體管的柵極和第二NMOS晶體管的柵極并通過RC電路接電壓源；欠壓鎖存電壓信號(hào)輸出端接第二PMOS晶體管的漏極、第一NMOS晶體管的漏極、第三POS晶體管的柵極和第三NMOS晶體管的柵極；第一PMOS晶體管的源極接電壓源，漏極接第二PMOS晶體管的源極和第三PMOS晶體管的源極；第二NMOS晶體管的源極接地，漏極接第一NMOS晶體管的源極和第三NMOS晶體管的源極；第三PMOS晶體管的漏極接地；第三NMOS晶體管的漏極接電壓源。結(jié)構(gòu)簡(jiǎn)單，節(jié)省成本，功耗低。
【專利說明】欠壓鎖存電路
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及一種欠壓鎖存電路。
【背景技術(shù)】
[0002]在PC及便攜式電子設(shè)備中，一般都具有中央處理芯片、存儲(chǔ)裝置及外圍電路，外接電源突然斷電或電池電壓降低，都會(huì)影響到正在處理的工作或數(shù)據(jù)，因此在電壓出現(xiàn)欠壓的時(shí)候需要對(duì)電壓進(jìn)行鎖存。現(xiàn)有的欠壓鎖存電路結(jié)構(gòu)復(fù)雜，自身功耗較大，不利于在便攜式電子產(chǎn)品的應(yīng)用。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的發(fā)明目的在于:針對(duì)上述存在的問題，提供一種欠壓鎖存電路。
[0004]本發(fā)明采用的技術(shù)方案是這樣的:一種欠壓鎖存電路，所述電路包括欠壓鎖存電壓信號(hào)輸出端，還包括三只PNP晶體管、三只NPN晶體管、肖特基勢(shì)壘二極管以及由電容和電阻并聯(lián)構(gòu)成的RC電路。
[0005]所述肖特基勢(shì)壘二極管的陽(yáng)極接地，陰極連接至第一 PM0S晶體管的柵極、第二PM0S晶體管的柵極、第一 NM0S晶體管的柵極和第二 NM0S晶體管的柵極，該陰極還通過RC電路連接至電壓源；欠壓鎖存電壓信號(hào)輸出端連接至第二PM0S晶體管的漏極、第一NM0S晶體管的漏極、第三P0S晶體管的柵極和第三NM0S晶體管的柵極；所述第一 PM0S晶體管的源極連接至電壓源，漏極連接至第二PM0S晶體管的源極和第三PM0S晶體管的源極；所述第二NM0S晶體管的源極接地，漏極連接至第一 NM0S晶體管的源極和第三NM0S晶體管的源極；所述第三PM0S晶體管的漏極接地；所述第三NM0S晶體管的漏極連接至電壓源。
[0006]在本發(fā)明上述電路中，所述第一 PM0S晶體管、第二 PM0S晶體管和第三PM0S晶體管為參數(shù)完全相同的PM0S晶體管。
[0007]在本發(fā)明上述電路中，所述第一 NM0S晶體管、第二 NM0S晶體管和第三NM0S晶體管為參數(shù)完全相同的NM0S晶體管。
[0008]綜上所述，由于采用了上述技術(shù)方案，本發(fā)明的有益效果是:電路結(jié)構(gòu)簡(jiǎn)單，節(jié)省成本，自身功耗低。
【專利附圖】

【附圖說明】
[0009]圖1是本發(fā)明欠壓鎖存電路的電路原理圖。
【具體實(shí)施方式】
[0010]下面結(jié)合附圖，對(duì)本發(fā)明作詳細(xì)的說明。
[0011]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。[0012]如圖1所示，是本發(fā)明欠壓鎖存電路的電路原理圖。
[0013]本發(fā)明的一種欠壓鎖存電路，該電路包括欠壓鎖存電壓信號(hào)輸出端Vout，還包括三只PNP晶體管P1?P3、三只NPN晶體管N1?N3、肖特基勢(shì)壘二極管Z1以及由電容C1和電阻R1并聯(lián)構(gòu)成的RC電路。
[0014]下面結(jié)合附圖1對(duì)本發(fā)明上述的各電子元器件間的連接關(guān)系做詳細(xì)說明:所述肖特基勢(shì)壘二極管Z1的陽(yáng)極接地GND，陰極連接至第一 PM0S晶體管P1的柵極、第二 PM0S晶體管P2的柵極、第一 NM0S晶體管N1的柵極和第二 NM0S晶體管N2的柵極，該陰極還通過RC電路連接至電壓源VDD ;欠壓鎖存電壓信號(hào)輸出端Vout連接至第二 PM0S晶體管P2的漏極、第一 NM0S晶體管N1的漏極、第三P0S晶體管P3的柵極和第三NM0S晶體管N3的柵極；所述第一 PM0S晶體管P1的源極連接至電壓源VDD，漏極連接至第二 PM0S晶體管P2的源極和第三PM0S晶體管P3的源極；所述第二 NM0S晶體管N2的源極接地GND，漏極連接至第一 NM0S晶體管N1的源極和第三NM0S晶體管N3的源極；所述第三PM0S晶體管P3的漏極接地GND ;所述第三NM0S晶體管N3的漏極連接至電壓源VDD。
[0015]在本發(fā)明上述電路中，所述第一 PM0S晶體管P1、第二 PM0S晶體管P2和第三PM0S晶體管P3為參數(shù)完全相同的PM0S晶體管。
[0016]在本發(fā)明上述電路中，所述第一 NM0S晶體管N1、第二 NM0S晶體管N2和第三NM0S晶體管N3為參數(shù)完全相同的NM0S晶體管。
[0017]以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種欠壓鎖存電路，包括欠壓鎖存電壓信號(hào)輸出端(Vout)，其特征在于，還包括三只PNP晶體管(P1?P3)、三只NPN晶體管(N1?N3)、肖特基勢(shì)壘二極管(Z1)以及由電容(C1)和電阻(R1)并聯(lián)構(gòu)成的RC電路；所述肖特基勢(shì)壘二極管(Z1)的陽(yáng)極接地(GND)，陰極連接至第一 PM0S晶體管(P1)的柵極、第二 PM0S晶體管(P2)的柵極、第一 NM0S晶體管(N1)的柵極和第二 NM0S晶體管(N2)的柵極，該陰極還通過RC電路連接至電壓源(VDD);欠壓鎖存電壓信號(hào)輸出端(Vout)連接至第二 PM0S晶體管(P2)的漏極、第一 NM0S晶體管(N1)的漏極、第三P0S晶體管(P3)的柵極和第三NM0S晶體管(N3)的柵極；所述第一PM0S晶體管(P1)的源極連接至電壓源(VDD)，漏極連接至第二 PM0S晶體管(P2)的源極和第三PM0S晶體管(P3)的源極；所述第二 NM0S晶體管(N2)的源極接地(GND)，漏極連接至第一 NM0S晶體管(N1)的源極和第三NM0S晶體管(N3)的源極；所述第三PM0S晶體管(P3)的漏極接地(GND);所述第三NM0S晶體管(N3)的漏極連接至電壓源(VDD)。
2.根據(jù)權(quán)利要求1所述的欠壓鎖存電路，其特征在于，所述第一PM0S晶體管(P1)、第二 PM0S晶體管(P2)和第三PM0S晶體管(P3)為參數(shù)完全相同的PM0S晶體管。
3.根據(jù)權(quán)利要求1所述的欠壓鎖存電路，其特征在于，所述第一NM0S晶體管(N1)、第二 NM0S晶體管(N2)和第三NM0S晶體管(N3)為參數(shù)完全相同的NM0S晶體管。
【文檔編號(hào)】H03K3/013GK103684356SQ201210354245
【公開日】2014年3月26日 申請(qǐng)日期:2012年9月21日 優(yōu)先權(quán)日:2012年9月21日
【發(fā)明者】王曉娟, 周曉東, 王紀(jì)云 申請(qǐng)人:鄭州單點(diǎn)科技軟件有限公司