專利名稱：基于fpga的小波變換實(shí)現(xiàn)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基于FPGA的小波變換實(shí)現(xiàn)結(jié)構(gòu)，屬于數(shù)字信號(hào)處理領(lǐng)域。
背景技術(shù)：
傳統(tǒng)的信號(hào)理論,是建立在Fourier分析基礎(chǔ)上的,而Fourier變換作為一種全局性的變化，其有一定的局限性。小波分析是一種新興的數(shù)學(xué)分支，它是泛函數(shù)、Fourier分析、調(diào)和分析、數(shù)值分析的最完美的結(jié)晶，小波變換與Fourier變換相比，是一個(gè)時(shí)間和頻域的局域變換因而能有效地從信號(hào)中提取信息，通過(guò)伸縮和平移等運(yùn)算功能對(duì)函數(shù)或信號(hào)進(jìn)行多尺度細(xì)化分析，解決了 Fourier變換不能解決的許多困難問(wèn)題。小波變換數(shù)據(jù)依賴關(guān)系復(fù)雜，運(yùn)算量大，靠軟件實(shí)現(xiàn)不能達(dá)到實(shí)時(shí)處理的要求。隨著FPGA技術(shù)的進(jìn)步和成本的下降，為小波變換算法的實(shí)現(xiàn)提供了另一可選的途徑。FPGA硬件的并行處理方式保證了信號(hào)處理的高速度，且具有可重構(gòu)能力。因此為小波變換的硬件實(shí)現(xiàn)提供了可能。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種基于FPGA的小波變換實(shí)現(xiàn)結(jié)構(gòu)，以實(shí)現(xiàn)高速的信號(hào)處理，達(dá)到實(shí)時(shí)處理的要求。按照本發(fā)明提供的技術(shù)方案，所述基于FPGA的小波變換實(shí)現(xiàn)結(jié)構(gòu)包括 輸入多路復(fù)用器檢測(cè)到在線數(shù)據(jù)流后，輸入多路復(fù)用器會(huì)執(zhí)行兩個(gè)功能第一，交錯(cuò)在線數(shù)據(jù)和已被選定為進(jìn)一步分解或?yàn)V波的低通數(shù)據(jù)；第二，將傳入的數(shù)據(jù)流劃分成由提升濾波器所需的奇偶時(shí)鐘周期，也輸出提升濾波器模塊中用來(lái)選擇各自分解層次的存儲(chǔ)寄存器的地址信息；
提升濾波器模塊根據(jù)提升算法對(duì)輸入數(shù)據(jù)進(jìn)行低通或高通過(guò)濾，提升濾波器模塊的操作由配置寄存器來(lái)控制；所述提升濾波器模塊包括提升濾波器模塊的第一輸入端連接加法器的輸入端，提升濾波器模塊的第二輸入端連接第一二選一選擇器的第一輸入端和第二二選一選擇器的第一輸入端，提升濾波器模塊的第二輸入端還通過(guò)存儲(chǔ)寄存器作為一個(gè)延時(shí)塊連接第一二選一選擇器的第二輸入端和第二二選一選擇器的第二輸入端，第一二選一選擇器的輸出端經(jīng)過(guò)乘法器連接加法器的輸入端，加法器和第二二選一選擇器的輸出經(jīng)過(guò)尺度調(diào)整器輸出，乘法器、加法器、存儲(chǔ)寄存器分別連接配置寄存器；提升濾波器模塊根據(jù)給定的數(shù)據(jù)表獨(dú)立計(jì)算不同時(shí)刻的不同數(shù)據(jù)流，最后經(jīng)尺度調(diào)整器輸出各分解層次的低通、高通濾波器的小波變換系數(shù)；
可配置的交叉開關(guān)單元是一個(gè)二輸入二輸出的選擇單元，通過(guò)配置信息可以選擇是按照對(duì)應(yīng)輸出還是交叉輸出，決定是單提升還是雙提升，即允許提升方案的交替結(jié)構(gòu)；反饋延時(shí)組用于緩沖所述提升濾波器模塊計(jì)算的低通輸出數(shù)據(jù)以及重新安排低通輸出數(shù)據(jù)在預(yù)定的時(shí)序，再將它們送入下一個(gè)提升濾波器模塊的輸入端；
延時(shí)寄存器組在每一步單獨(dú)的提升指令的計(jì)算中，乘法器的輸入要么是直接的，要么是延遲的，被延遲的數(shù)據(jù)將被存儲(chǔ)在寄存器單元，稱為延時(shí)寄存器組；延時(shí)寄存器組有一個(gè)地址輸入，這個(gè)地址需要存儲(chǔ)每層的小波分解的中間值；
地址發(fā)生器用來(lái)選擇要求分解層次的存儲(chǔ)寄存器；
所述輸入多路復(fù)用器的輸出端依次連接可配置的交叉開關(guān)單元、提升濾波器模塊、延時(shí)寄存器組，地址發(fā)生器的輸出端連接輸入多路復(fù)用器和反饋延時(shí)組。所述輸入多路復(fù)用器由兩個(gè)二選一選擇器和兩個(gè)鎖存器組成，第三二選一選擇器的第一輸入端連接第一輸入數(shù)據(jù)流，第三二選一選擇器的第二輸入端連接第四二選一選擇器的第二輸入端，第三二選一選擇器輸出奇序列數(shù)據(jù)，第四二選一選擇器的第一輸入端連接第四二選一選擇器的第一輸入端，第四二選一選擇器的第二輸入端經(jīng)第一鎖存器連接第二輸入數(shù)據(jù)流，第四二選一選擇器通過(guò)第二鎖存器輸出偶序列數(shù)據(jù)。 所述可配置的交叉開關(guān)單元的第一輸入端連接輸入多路復(fù)用器的奇序列數(shù)據(jù)輸出端，可配置的交叉開關(guān)單元的第二輸入端連接輸入多路復(fù)用器的偶序列數(shù)據(jù)輸出端，可配置的交叉開關(guān)單元的第一輸出端連接提升濾波器模塊的第一輸入端，可配置的交叉開關(guān)單元的第二輸出端連接提升濾波器模塊的第二輸入端；通過(guò)增加所述可配置的交叉開關(guān)單元的數(shù)量，來(lái)實(shí)現(xiàn)更復(fù)雜的濾波器。所述的反饋延時(shí)組包括兩個(gè)數(shù)據(jù)緩沖器、4個(gè)三態(tài)門和一個(gè)鎖存器，所述兩個(gè)數(shù)據(jù)緩存器和4個(gè)三態(tài)門分別連接配置寄存器，其中，第一數(shù)據(jù)緩沖器的輸入端和第二數(shù)據(jù)緩沖器的輸入端分別連接至反饋延時(shí)組的輸入端，反饋延時(shí)組輸入端連接提升濾波器模塊輸出的低通濾波器的小波變換系數(shù)，第一三態(tài)門、第二三態(tài)門、第三三態(tài)門的輸入端分別連接第一數(shù)據(jù)緩沖器的輸出端、第二數(shù)據(jù)緩沖器的輸出端、反饋延時(shí)組的輸入端，第四三態(tài)門的輸入端接地，第一三態(tài)門、第二三態(tài)門、第三三態(tài)門、第四三態(tài)門的輸出端連接鎖存器的輸入端，鎖存器的輸出端連接輸入多路復(fù)用器的第二輸入數(shù)據(jù)流。所述的延時(shí)寄存器組，在對(duì)讀寫的數(shù)據(jù)進(jìn)行緩沖中，存有反饋數(shù)據(jù)，信息不丟失。本發(fā)明的優(yōu)點(diǎn)是將小波變換算法用硬件描述語(yǔ)言(HDL)在FPGA上實(shí)現(xiàn)，大大降低了復(fù)雜性，從而減少芯片面積和功耗。FPGA則可以通過(guò)并行和流水線設(shè)計(jì)實(shí)現(xiàn)高速的信號(hào)處理，且具有可重構(gòu)能力，滿足了數(shù)字信號(hào)處理的實(shí)時(shí)性要求。


圖I為基于FPGA的小波變換實(shí)現(xiàn)構(gòu)架框圖。圖2為輸入多路復(fù)用器原理圖。圖3為反饋延時(shí)組原理圖。圖4為地址位配置圖。圖5為提升濾波器模塊原理圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明。本發(fā)明提出的一種在FPGA上實(shí)現(xiàn)小波變換的方法，該方法運(yùn)用FPGA模塊化的設(shè)計(jì)思想將小波變換算法分為如圖I的六個(gè)模塊，下面將詳細(xì)介紹各個(gè)模塊。(I)輸入多路復(fù)用器檢測(cè)到在線數(shù)據(jù)流后，輸入多路復(fù)用器會(huì)執(zhí)行兩個(gè)功能第一，交錯(cuò)在線數(shù)據(jù)和已被選定為進(jìn)一步分解或?yàn)V波的低通數(shù)據(jù)；第二，將傳入的數(shù)據(jù)流劃分成由提升濾波器所需的奇偶時(shí)鐘周期，也輸出提升濾波器模塊中用來(lái)選擇各自分解層次的存儲(chǔ)寄存器的地址信息。該模塊由多個(gè)二選一選擇器和鎖存器組成，如圖2，根據(jù)控制和配置信號(hào)，交錯(cuò)線上數(shù)據(jù)和從反饋延時(shí)組得到的低通輸出；將傳入的數(shù)據(jù)流劃分成由提升濾波器所需的奇偶時(shí)鐘周期，也輸出提升濾波器模塊中用來(lái)選擇各自分解層次的存儲(chǔ)寄存器的地址信息。(2)提升濾波器模塊根據(jù)提升算法對(duì)輸入數(shù)據(jù)進(jìn)行低通或高通過(guò)濾，提升濾波器模塊的操作由配置寄存器來(lái)控制。每一個(gè)提升指令需要執(zhí)行以下職能用一個(gè)系數(shù)Coef乘以輸入in2，得Coef*in2，將該結(jié)果與另一輸入ini相加，得到Coef*in2+inl，再將此結(jié)果傳遞到下一步提升指令，in2是根據(jù)反饋和配置信息來(lái)決定是否需要經(jīng)過(guò)一個(gè)時(shí)鐘周期延遲。該單元由數(shù)個(gè)重復(fù)互連的塊組成，每個(gè)塊也被連接到各自的控制和配置信號(hào)。本模塊連接輸入多路復(fù)用器的輸出，信號(hào)經(jīng)過(guò)可配置的交叉開關(guān)單元連接到一系列重復(fù)塊，最后一步、提升的輸出連接到尺度調(diào)整器，進(jìn)行縮放輸出，得到高通、低通濾波系數(shù)。(3)可配置的交叉開關(guān)單元該單元實(shí)質(zhì)上是一個(gè)二輸入二輸出的選擇單元，通過(guò)配置信息可以選擇是按照對(duì)應(yīng)輸出還是交叉輸出，決定是單提升還是雙提升，即允許提升方案的交替結(jié)構(gòu)。只需簡(jiǎn)單地通過(guò)增加交叉開關(guān)單元的數(shù)量，便可以實(shí)現(xiàn)更復(fù)雜的濾波器。(4)反饋延時(shí)組用于緩沖所述提升濾波器模塊計(jì)算的低通輸出數(shù)據(jù)以及重新安排低通輸出數(shù)據(jù)在預(yù)定的時(shí)序，再將它們送入下一個(gè)提升濾波器模塊的輸入端。該模塊使用rlevel和wlevel作為控制輸入信號(hào),確定被讀取和被寫入的數(shù)據(jù)屬于哪個(gè)分解層次。對(duì)于正確的數(shù)據(jù)輸入在輸入多路復(fù)用器模塊時(shí)，反饋延時(shí)組需要在兩個(gè)連續(xù)的時(shí)鐘周期內(nèi)傳送相同層次的兩個(gè)連續(xù)的低通濾波器的值，所有的低通濾波器的值須在下一個(gè)值被存儲(chǔ)前傳送到后面的塊。因此，每個(gè)分解層次只需要兩個(gè)數(shù)據(jù)緩沖區(qū)。這個(gè)復(fù)雜的調(diào)度可分為下面三個(gè)觀察情況偶數(shù)周期值在幾個(gè)周期前已存儲(chǔ)，其后續(xù)值已被推遲一個(gè)周期；第二個(gè)輸入值可不經(jīng)延時(shí)直接傳送到輸出；兩個(gè)反饋值在其被存儲(chǔ)后的幾個(gè)周期后送到輸出。這個(gè)單元的控制邏輯要檢測(cè)這種不同的輸入/輸出結(jié)構(gòu)，這取決于提升濾波器的延遲和各自的反饋值。該塊首先計(jì)算所需的存儲(chǔ)單元數(shù)，然后將它們的輸出端口通過(guò)三態(tài)總線與塊的輸出端相連。還有兩個(gè)額外的寄存器要連接到輸出端口。一個(gè)是直接連接到數(shù)據(jù)的輸入端，由三態(tài)驅(qū)動(dòng)器控制。另外一個(gè)是在沒(méi)有有效數(shù)據(jù)要處理時(shí)的空閑時(shí)間段寫入全零到總線。(5)延時(shí)寄存器組在每一步單獨(dú)的提升指令的計(jì)算中，乘法器的輸入要么是直接的，要么是延遲的，被延遲的數(shù)據(jù)將被存儲(chǔ)在寄存器單元，稱為延時(shí)寄存器組；延時(shí)寄存器組有一個(gè)地址輸入，這個(gè)地址需要存儲(chǔ)每層的小波分解的中間值。此單元包含一組寄存器，存儲(chǔ)提升計(jì)算的中間數(shù)據(jù)。輸入控制端Control作為地址總線根據(jù)實(shí)際處理的分解層次來(lái)選擇寄存器，對(duì)讀寫的數(shù)據(jù)進(jìn)行緩沖。每個(gè)分解層對(duì)應(yīng)一個(gè)寄存器和一個(gè)控制信號(hào)，Control中的每一位對(duì)應(yīng)一層。延時(shí)寄存器組中，在對(duì)讀寫的數(shù)據(jù)進(jìn)行緩沖中，有反饋數(shù)據(jù)，
息不會(huì)丟失。(6)地址發(fā)生器該塊作為一個(gè)地址發(fā)生器，來(lái)選擇要求分解層次的存儲(chǔ)寄存器。如圖4，bit0位表示是否訪問(wèn)第一或第二個(gè)樣本，其他位表示要處理的內(nèi)存對(duì)。用一個(gè)計(jì)數(shù)器來(lái)計(jì)算到目前為止的獲取的樣本數(shù)量。為了能夠計(jì)算第i層，我們需要有21個(gè)樣本，所以當(dāng)計(jì)數(shù)器將有I放置在位置i，我們會(huì)知道，我們已經(jīng)至少有21個(gè)樣品，所以我們必須做的是一位一位地掃描計(jì)數(shù)器，從第I位(也就是字的第二位)直到我們遇到的第一個(gè)1，這樣就可以計(jì)算足夠的樣本。所述輸入多路復(fù)用器的輸出端依次連接可配置的交叉開關(guān)單元、提升濾波器模塊、延時(shí)寄存器組，地址發(fā)生器的輸出端連接輸入多路復(fù)用器和反饋延時(shí)組。如圖2所示，所述輸入多路復(fù)用器由兩個(gè)二選一選擇器和兩個(gè)鎖存器組成，第三二選一選擇器Muxl的第一輸入端連接第一輸入數(shù)據(jù)流,第三二選一選擇器Muxl的第二輸入端連接第四二選一選擇器Mux2的第二輸入端，第三二選一選擇器Muxl輸出奇序列數(shù)據(jù),第三二選一選擇器Muxl的第一輸入端連接第四二選一選擇器Mux2的第一輸入端,第四二選一選擇器Mux2的第二輸入端經(jīng)第一鎖存器Dl連接第二輸入數(shù)據(jù)流，第四二選一選擇器Mux2通過(guò)第二鎖存器D2輸出偶序列數(shù)據(jù)。所述提升濾波器模塊，采用的提升方案中使用了互補(bǔ)濾波器的一個(gè)方法。 如圖5所示，所述提升濾波器模塊包括提升濾波器模塊的第一輸入端連接加法器的輸入端，提升濾波器模塊的第二輸入端連接第一二選一選擇器的第一輸入端和第二二選一選擇器的第一輸入端，提升濾波器模塊的第二輸入端還通過(guò)存儲(chǔ)寄存器作為一個(gè)延時(shí)塊連接第一二選一選擇器的第二輸入端和第二二選一選擇器的第二輸入端，第一二選一選擇器的輸出端經(jīng)過(guò)乘法器連接加法器的輸入端，加法器和第二二選一選擇器的輸出經(jīng)過(guò)尺度調(diào)整器輸出，乘法器、加法器、存儲(chǔ)寄存器分別連接配置寄存器。提升濾波器模塊根據(jù)給定的數(shù)據(jù)表獨(dú)立計(jì)算不同時(shí)刻的不同數(shù)據(jù)流，最后經(jīng)尺度調(diào)整器輸出各分解層次的低通、高通濾波器的小波變換系數(shù)。所述可配置的交叉開關(guān)單元的第一輸入端連接輸入多路復(fù)用器的奇序列數(shù)據(jù)輸出端，可配置的交叉開關(guān)單元的第二輸入端連接輸入多路復(fù)用器的偶序列數(shù)據(jù)輸出端，可配置的交叉開關(guān)單元的第一輸出端連接提升濾波器模塊的第一輸入端，可配置的交叉開關(guān)單元的第二輸出端連接提升濾波器模塊的第二輸入端。通過(guò)增加所述可配置的交叉開關(guān)單元的數(shù)量，便可以實(shí)現(xiàn)更復(fù)雜的濾波器。如圖3所示，所述的反饋延時(shí)組包括兩個(gè)數(shù)據(jù)緩沖器、4個(gè)三態(tài)門和一個(gè)鎖存器D，所述兩個(gè)數(shù)據(jù)緩存器和4個(gè)三態(tài)門分別連接配置寄存器，其中，第一數(shù)據(jù)緩沖器BI的輸入端和第二數(shù)據(jù)緩沖器B2的輸入端分別連接至反饋延時(shí)組的輸入端In，反饋延時(shí)組輸入端In連接提升濾波器模塊輸出的低通濾波器的小波變換系數(shù)，第一三態(tài)門、第二三態(tài)門、第三三態(tài)門的輸入端分別連接第一數(shù)據(jù)緩沖器BI的輸出端、第二數(shù)據(jù)緩沖器B2的輸出端、反饋延時(shí)組的輸入端In，第四三態(tài)門的輸入端接地，第一三態(tài)門、第二三態(tài)門、第三三態(tài)門、第四三態(tài)門的輸出端連接鎖存器D的輸入端，鎖存器的輸出端連接輸入多路復(fù)用器的第二輸入數(shù)據(jù)流。反饋延時(shí)組中，每個(gè)分解層次只需要兩個(gè)數(shù)據(jù)緩沖區(qū)，所有的低通濾波器的值在下一個(gè)值被存儲(chǔ)前傳送到后面的塊。本發(fā)明提出了一種能充分發(fā)揮FPGA的并行和流水線設(shè)計(jì)的特點(diǎn)，實(shí)現(xiàn)高速的信號(hào)處理，且具有可重構(gòu)能力的小波算法實(shí)現(xiàn)方案。探討了在提升方案在使用互補(bǔ)濾波器的的一個(gè)新方法，方案中我們可以看出計(jì)算單元數(shù)量。每一步提升用一個(gè)乘法器和一個(gè)加法器計(jì)算，再考慮用于調(diào)節(jié)輸出比例的兩個(gè)乘法器。總計(jì)算單元數(shù)量就是N+2個(gè)乘法器和N個(gè)加法器，或者每?jī)蓚€(gè)樣本總共運(yùn)算2N+2次，相比FIR方法表示的4N-2次，將減少約50%的計(jì)算量。
一個(gè)單一的計(jì)算單元是足以執(zhí)行任意層深度的變換。這個(gè)架構(gòu)有兩個(gè)主要缺點(diǎn)，第一個(gè)是在計(jì)算高層次是的高延遲，但相比得到極大地節(jié)省，這并不是關(guān)鍵，第二個(gè)是較長(zhǎng) 路徑可能限制時(shí)鐘速度。通過(guò)流水線技術(shù)操作方法可解決最后一個(gè)問(wèn)題，這將增加已經(jīng)是顯著的延遲。
權(quán)利要求
1.基于FPGA的小波變換實(shí)現(xiàn)結(jié)構(gòu)，其特征是包括 輸入多路復(fù)用器檢測(cè)到在線數(shù)據(jù)流后，輸入多路復(fù)用器會(huì)執(zhí)行兩個(gè)功能第一，交錯(cuò)在線數(shù)據(jù)和已被選定為進(jìn)一步分解或?yàn)V波的低通數(shù)據(jù)；第二，將傳入的數(shù)據(jù)流劃分成由提升濾波器所需的奇偶時(shí)鐘周期，也輸出提升濾波器模塊中用來(lái)選擇各自分解層次的存儲(chǔ)寄存器的地址信息； 提升濾波器模塊根據(jù)提升算法對(duì)輸入數(shù)據(jù)進(jìn)行低通或高通過(guò)濾，提升濾波器模塊的操作由配置寄存器來(lái)控制；所述提升濾波器模塊包括提升濾波器模塊的第一輸入端連接加法器的輸入端，提升濾波器模塊的第二輸入端連接第一二選一選擇器的第一輸入端和第二二選一選擇器的第一輸入端，提升濾波器模塊的第二輸入端還通過(guò)存儲(chǔ)寄存器作為一個(gè)延時(shí)塊連接第一二選一選擇器的第二輸入端和第二二選一選擇器的第二輸入端，第一二選一選擇器的輸出端經(jīng)過(guò)乘法器連接加法器的輸入端，加法器和第二二選一選擇器的輸出經(jīng)過(guò)尺度調(diào)整器輸出，乘法器、加法器、存儲(chǔ)寄存器分別連接配置寄存器；提升濾波器模塊根據(jù)給定的數(shù)據(jù)表獨(dú)立計(jì)算不同時(shí)刻的不同數(shù)據(jù)流，最后經(jīng)尺度調(diào)整器輸出各分解層次的低通、高通濾波器的小波變換系數(shù)； 可配置的交叉開關(guān)單元是一個(gè)二輸入二輸出的選擇單元，通過(guò)配置信息可以選擇是按照對(duì)應(yīng)輸出還是交叉輸出，決定是單提升還是雙提升，即允許提升方案的交替結(jié)構(gòu)； 反饋延時(shí)組用于緩沖所述提升濾波器模塊計(jì)算的低通輸出數(shù)據(jù)以及重新安排低通輸出數(shù)據(jù)在預(yù)定的時(shí)序，再將它們送入下一個(gè)提升濾波器模塊的輸入端； 延時(shí)寄存器組在每一步單獨(dú)的提升指令的計(jì)算中，乘法器的輸入要么是直接的，要么是延遲的，被延遲的數(shù)據(jù)將被存儲(chǔ)在寄存器單元，稱為延時(shí)寄存器組；延時(shí)寄存器組有一個(gè)地址輸入，這個(gè)地址需要存儲(chǔ)每層的小波分解的中間值； 地址發(fā)生器用來(lái)選擇要求分解層次的存儲(chǔ)寄存器； 所述輸入多路復(fù)用器的輸出端依次連接可配置的交叉開關(guān)單元、提升濾波器模塊、延時(shí)寄存器組，地址發(fā)生器的輸出端連接輸入多路復(fù)用器和反饋延時(shí)組。
2.如權(quán)利要求I所述基于FPGA的小波變換實(shí)現(xiàn)結(jié)構(gòu)，其特征是，所述輸入多路復(fù)用器由兩個(gè)二選一選擇器和兩個(gè)鎖存器組成，第三二選一選擇器的第一輸入端連接第一輸入數(shù)據(jù)流，第三二選一選擇器的第二輸入端連接第四二選一選擇器的第二輸入端，第三二選一選擇器輸出奇序列數(shù)據(jù)，第三二選一選擇器的第一輸入端連接第四二選一選擇器的第一輸入端，第四二選一選擇器的第二輸入端經(jīng)第一鎖存器連接第二輸入數(shù)據(jù)流，第四二選一選擇器通過(guò)第二鎖存器輸出偶序列數(shù)據(jù)。
3.如權(quán)利要求I所述基于FPGA的小波變換實(shí)現(xiàn)結(jié)構(gòu)，其特征是，所述可配置的交叉開關(guān)單元的第一輸入端連接輸入多路復(fù)用器的奇序列數(shù)據(jù)輸出端，可配置的交叉開關(guān)單元的第二輸入端連接輸入多路復(fù)用器的偶序列數(shù)據(jù)輸出端，可配置的交叉開關(guān)單元的第一輸出端連接提升濾波器模塊的第一輸入端，可配置的交叉開關(guān)單元的第二輸出端連接提升濾波器模塊的第二輸入端；通過(guò)增加所述可配置的交叉開關(guān)單元的數(shù)量，來(lái)實(shí)現(xiàn)更復(fù)雜的濾波器。
4.如權(quán)利要求I所述基于FPGA的小波變換實(shí)現(xiàn)結(jié)構(gòu)，其特征是，所述的反饋延時(shí)組包括兩個(gè)數(shù)據(jù)緩沖器、4個(gè)三態(tài)門和一個(gè)鎖存器，所述兩個(gè)數(shù)據(jù)緩存器和4個(gè)三態(tài)門分別連接配置寄存器，其中，第一數(shù)據(jù)緩沖器的輸入端和第二數(shù)據(jù)緩沖器的輸入端分別連接至反饋延時(shí)組的輸入端，反饋延時(shí)組輸入端連接提升濾波器模塊輸出的低通濾波器的小波變換系數(shù)，第一三態(tài)門、第二三態(tài)門、第三三態(tài)門的輸入端分別連接第一數(shù)據(jù)緩沖器的輸出端、第二數(shù)據(jù)緩沖器的輸出端、反饋延時(shí)組的輸入端，第四三態(tài)門的輸入端接地，第一三態(tài)門、第二三態(tài)門、第三三態(tài)門、第四三態(tài)門的輸出端連接鎖存器的輸入端，鎖存器的輸出端連接輸入多路復(fù)用器的第二輸入數(shù)據(jù)流。
5.如權(quán)利要求I所述基于FPGA的小波變換實(shí)現(xiàn)結(jié)構(gòu)，其特征是，所述的延時(shí)寄存器組，在對(duì)讀寫的數(shù)據(jù)進(jìn)行緩沖中，存有反饋數(shù)據(jù)，信息不丟失。
全文摘要
本發(fā)明提供的技術(shù)方案，所述基于FPGA的小波變換實(shí)現(xiàn)結(jié)構(gòu)包括輸入多路復(fù)用器、提升濾波器模塊、配置寄存器、可配置的交叉開關(guān)單元、反饋延時(shí)組、延時(shí)寄存器組、地址發(fā)生器，提升濾波器模塊的操作由配置寄存器來(lái)控制，所述輸入多路復(fù)用器的輸出端依次連接可配置的交叉開關(guān)單元、提升濾波器模塊、延時(shí)寄存器組，地址發(fā)生器的輸出端連接輸入多路復(fù)用器和反饋延時(shí)組。本發(fā)明的優(yōu)點(diǎn)是將小波變換算法用硬件描述語(yǔ)言(HDL)在FPGA上實(shí)現(xiàn)，大大降低了復(fù)雜性，從而減少芯片面積和功耗。FPGA則可以通過(guò)并行和流水線設(shè)計(jì)實(shí)現(xiàn)高速的信號(hào)處理，且具有可重構(gòu)能力，滿足了數(shù)字信號(hào)處理的實(shí)時(shí)性要求。
文檔編號(hào)H03H17/00GK102710236SQ201210184720
公開日2012年10月3日 申請(qǐng)日期2012年6月6日 優(yōu)先權(quán)日2012年6月6日
發(fā)明者童亞軍, 肖云龍, 趙芝璞, 高春能 申請(qǐng)人:江南大學(xué)