專利名稱：耐高壓總線保持電路及操作電路的方法
技術(shù)領(lǐng)域：
本公開涉及一種耐高壓總線保持電路及一種操作該總線保持電路的方法。
背景技術(shù)：
總線保持電路是在輸入/輸出(I/O)電路中使用的弱反相電路，用于將三態(tài)總線保持到所需有效邏輯電平。典型總線保持電路包括上拉晶體管和下拉晶體管，用于在需要時上拉或下拉三態(tài)總線上的電壓。當(dāng)節(jié)點(diǎn)與三態(tài)總線相連時，總線保持電路阻止浮節(jié)點(diǎn)。否貝U，將使上拉和下拉晶體管導(dǎo)通，從而使電源與地短路，這將導(dǎo)致不期望的功率耗散。因?yàn)橛糜谥圃炱骷陌雽?dǎo)體工藝縮減了，所以端子兩端的最大可耐受電壓降低，以確保適當(dāng)?shù)氖褂闷诓僮?。然而，為了遵循傳統(tǒng)器件，利用不同半導(dǎo)體處理技術(shù)構(gòu)建的電路 需要與具有不同電壓的系統(tǒng)接口連接，這可以通過總線保持電路來實(shí)現(xiàn)。已經(jīng)開發(fā)了耐高壓的各種總線保持電路，用于更好地與不同系統(tǒng)接口連接。然而，這些常規(guī)耐高壓總線保持電路具有很多缺點(diǎn)。例如，一些常規(guī)耐高壓總線保持電路(I)在目標(biāo)總線上的電壓為高時消耗靜態(tài)電流，(2)不適合于低功率應(yīng)用，和/或(3)需要至少一個器件(其需要附加處理步驟)，這增大了制造成本。因此，需要一種耐高壓總線保持電路及一些操作該電路的方法，不具有這些缺點(diǎn)中的至少一些。

發(fā)明內(nèi)容
一種耐高壓總線保持電路及一種操作該總線保持電路的方法，使用在上拉晶體管的控制端子與總線之間并聯(lián)的第一和第二控制晶體管。第一控制晶體管用于在操作的上拉模式期間使上拉晶體管導(dǎo)通。第二控制晶體管用于當(dāng)總線上的電壓超過閾值時使下拉晶體管截止。在實(shí)施例中，總線保持電路包括第一和第二上拉晶體管、第一下拉晶體管以及第一和第二控制晶體管。第一和第二上拉晶體管在總線與高壓軌線之間的第一電流路徑上串聯(lián)。第一下拉晶體管位于所述總線與低壓軌線之間的第二電流路徑上。第一和第二控制晶體管在第二上拉晶體管的控制端子與所述總線之間并聯(lián)。第一控制晶體管用于在上拉操作模式期間使第二上拉晶體管導(dǎo)通。第二控制晶體管用于當(dāng)所述總線上的電壓超過閾值時使第二上拉晶體管截止。總線保持電路還可以包括第二下拉晶體管，在所述總線與第一下拉晶體管之間的第二電流路徑上與第一下拉晶體管串聯(lián)。在實(shí)施例中，一種操作總線保持電路的方法，包括在總線保持電路的上拉操作模式期間，使用與第二上拉晶體管的控制端子和總線相連的第一控制晶體管，使在所述總線與高壓軌線之間的第一電流路徑上串聯(lián)的第一和第二上拉晶體管導(dǎo)通；在總線保持電路的下拉操作模式期間，使在所述總線與低壓軌線之間的第二電流路徑上的第一下拉晶體管導(dǎo)通；以及當(dāng)所述總線上的電壓超過閾值時，使用第二下拉晶體管的控制端子和所述總線之間與第一控制晶體管并聯(lián)的第二控制晶體管，使第二下拉晶體管截止。


通過結(jié)合附圖以本發(fā)明的原理的示例的方式描述的以下詳細(xì)描述，本發(fā)明的實(shí)施例的其它方面和優(yōu)勢將變得顯而易見。圖I是根據(jù)本發(fā)明實(shí)施例的耐高壓總線保持電路的示意圖。圖2是正常操作模式期間從電路仿真獲得的圖I的總線保持電路的總線電壓VBUS與節(jié)點(diǎn)電壓VX的圖。圖3是總線上輸入5V期間從電路仿真獲得的圖I的總線保持電路的總線電壓VBUS與節(jié)點(diǎn)電壓VX和VINT的圖。圖4是在高阻抗和上拉模式中，從電路仿真獲得的圖I的總線保持電路的總線電壓VBUS對電流特性的圖。圖5是根據(jù)本發(fā)明另一實(shí)施例的耐高壓總線保持電路的示意圖。圖6是根據(jù)本發(fā)明實(shí)施例的操作總線保持電路的方法的工藝流程圖。貫穿本描述，相似參考標(biāo)記可以用于標(biāo)識相似元件。
具體實(shí)施例方式應(yīng)容易理解，可以按照多種不同配置對本文概括描述的且在附圖中示出的實(shí)施例的部件進(jìn)行布置和設(shè)計(jì)。因此，附圖中示出的各種實(shí)施例的以下詳細(xì)描述并非旨在限制本公開的范圍，而是僅對各種實(shí)施例加以表示。盡管在附圖中呈現(xiàn)了實(shí)施例的多個方面，但是除非特別指示，否則附圖不必按照比例繪制。在所有方面中，所描述的實(shí)施例被認(rèn)為僅是說明性的，而非限制性的。因此，本發(fā)明的范圍由所附權(quán)利要求進(jìn)行指示，而不是由該詳細(xì)描述進(jìn)行指示。落入權(quán)利要求的等價物的含義和范圍內(nèi)的所有變化均包含在其范圍內(nèi)。貫穿本說明書，對特征、優(yōu)點(diǎn)或類似語言的引用并非暗示可以利用本發(fā)明實(shí)現(xiàn)的所有特征和優(yōu)勢應(yīng)該是或是任何單個實(shí)施例。此外，指代特征和優(yōu)點(diǎn)的語言被理解為意味著在至少一個實(shí)施例中包括結(jié)合實(shí)施例描述的特定特征、優(yōu)勢或特性。因此，貫穿本說明書，對特征和優(yōu)點(diǎn)及類似語言的討論可以但不必指代相同實(shí)施例。此外，在一個或多個實(shí)施例中，可以以任何適當(dāng)方式結(jié)合所描述的本發(fā)明的特征、優(yōu)勢和特性。鑒于本文的描述，相關(guān)領(lǐng)域技術(shù)人員應(yīng)認(rèn)識到，可以在沒有特定實(shí)施例的特定特征或優(yōu)勢中的一個或多個的情況下，實(shí)踐本發(fā)明。在其它情況下，在某些實(shí)施例中，可以認(rèn)識到附加特征和優(yōu)點(diǎn)，該附加特征和優(yōu)點(diǎn)可以不存在于本發(fā)明的所有實(shí)施例中。貫穿本說明書，對“一個實(shí)施例”、“實(shí)施例”或類似語言意味著，在至少一個實(shí)施例中包括結(jié)合所指示實(shí)施例描述的特定特征、結(jié)構(gòu)或特性。因此，貫穿本說明書，短語“一個實(shí)施例”、“實(shí)施例”或類似語言可以但不必全部指代相同實(shí)施例?，F(xiàn)在，轉(zhuǎn)到圖1，示出了根據(jù)本發(fā)明實(shí)施例的耐高壓總線保持電路100?？偩€保持電路在設(shè)計(jì)和實(shí)現(xiàn)上是簡單的。此外，對于上拉控制信號的狀態(tài)和下拉控制信號的禁用狀態(tài)而言，總線保持電路是耐高壓的，總線保持電路可配置在不同可操作模式下，并且總線保持電路被配置為限制柵極氧化層應(yīng)力和熱載流子劣化。此外，在基線互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝技術(shù)中可實(shí)現(xiàn)總線保持電路，而無需任何特殊工藝選項(xiàng)，因而不會導(dǎo)致附加制造成本。最后，總線保持電路不消耗靜態(tài)電流。如圖I所示，總線保持電路100包括兩個串聯(lián)的P溝道金屬氧化物半導(dǎo)體(PMOS)上拉晶體管102和104、兩個串聯(lián)的N溝道金屬氧化物半導(dǎo)體(NMOS)下拉晶體管106和108、兩個并聯(lián)的控制晶體管110和112，以及η阱浮動(n-well floating, NWF)發(fā)生器電路114。PMOS上拉晶體管102和104在高電源電壓軌線116與總線118之間的第一電流路徑上串聯(lián)，使得PMOS上拉晶體管102經(jīng)由節(jié)點(diǎn)120連接在電源電壓軌線與PMOS上拉晶體管104之間，以及PMOS上拉晶體管104連接在PMOS上拉晶體管102與總線118之間。在所示實(shí)施例中，高電源電壓軌線116提供正電源電壓(VDD)。NMOS下拉晶體管106和108在總線118與低電源電壓軌線122(可以是電接地)之間的第二電流路徑串聯(lián)，使得NMOS下拉晶體管106連接在總線與NMOS下拉晶體管108之間，以及NMOS下拉晶體管108連接在NMOS下拉晶體管106與低電源電壓軌線之間。在所示實(shí)施例中，低電源電壓軌線提供負(fù)電源電壓(VSS)。盡管晶體管102、104、106、108、110和112被示為和被描述為PMOS或NMOS晶體管，但是在其它實(shí)施例中，這些晶體管可以是其它類型的晶體管，比如雙極型晶體管。
PMOS上拉晶體管102的柵極或控制端子與外部控制器(未示出)相連，以接收上拉(PUP)信號。NMOS下拉晶體管108的柵極或控制端子也與外部控制器相連，以接收下拉(PDN)信號。NMOS下拉晶體管106的柵極和控制端子與高電源電壓軌線116相連，以接收VDD0 PMOS上拉晶體管104的柵極或控制端子與兩個并聯(lián)的控制晶體管110和112相連。PMOS上拉晶體管102和104的襯底(或主體)與NWF發(fā)生器電路114的輸出相連，以接收NWF偏置信號。NWF發(fā)生器電路與高電源電壓軌線116和總線118相連，并被配置為產(chǎn)生NWF偏置信號,其中如下所描述的,所述NWF偏置信號可以被設(shè)置為不同電壓。NWF發(fā)生器電路是已知部件，因而本文沒有進(jìn)行詳細(xì)描述。NMOS下拉晶體管106和108的襯底(或主體)與低電源電壓軌線122相連，以接收VSS。在該實(shí)施例中，并聯(lián)的控制晶體管110和112分別是NMOS晶體管和PMOS晶體管。NMOS控制晶體管110與PMOS上拉晶體管104的柵極(經(jīng)由節(jié)點(diǎn)124)和總線118相連，因而能夠使PMOS上拉晶體管104的柵極連接至總線。類似地，PMOS控制晶體管112與PMOS上拉晶體管104的柵極(經(jīng)由節(jié)點(diǎn)124)和總線118相連，因而能夠使PMOS上拉晶體管104的柵極連接至總線。在PMOS上拉晶體管104和總線之間，PMOS控制晶體管112與NMOS控制晶體管110并聯(lián)。NMOS控制晶體管110的柵極和PMOS控制晶體管112的柵極均與高電源電壓軌線116相連，以接收VDD。NMOS控制晶體管110的襯底與低電源電壓軌線122相連，以接收VSS。PMOS控制晶體管112的襯底與NWF發(fā)生器電路114相連，以接收NWF偏置信號?，F(xiàn)在描述在正常操作條件期間(即當(dāng)總線118上的電壓(VBUS)等于和小于VDD時)總線保持電路100的上拉和下拉操作模式。當(dāng)向總線保持電路施加低狀態(tài)(例如，零伏特)的PUP信號和低狀態(tài)(例如，零伏特)的PDN信號時，啟動總線保持電路的上拉模式。由于施加的PUP和PDN信號，使PMOS上拉晶體管102和104導(dǎo)通(S卩，導(dǎo)通狀態(tài))，并且PMOS上拉晶體管104的柵極與總線相連。由于通過PMOS上拉晶體管102和104控制總線，所以節(jié)點(diǎn)124上的電壓VX通過NMOS控制晶體管110跟隨總線118上的電壓VBUS。節(jié)點(diǎn)124上的最大電壓是VDD-Vtn,其中，Vtn是NMOS控制晶體管110的閾值電壓。因此，PMOS上拉晶體管104始終導(dǎo)通，使總線118上的電壓VBUS保持在VDD。當(dāng)與總線相連的源極被拉至VSS以上時，NMOS控制晶體管110將具有體偏置。體偏置增大了 NMOS控制晶體管110的閾值電壓，其在總線上的電壓VBUS被拉至VDD時向PMOS上拉晶體管104提供了足夠的柵極過壓(overdrive)，以保持導(dǎo)通。在上拉模式中，NMOS下拉晶體管108截止(即，非導(dǎo)通狀態(tài))，并且保持截止。因此，不存在從總線至低電源電壓軌線122的電流路徑。當(dāng)向總線保持電路施加高狀態(tài)(例如，VDD)的PUP信號和低狀態(tài)的PDN信號時，啟動總線保持電路100的下拉模式。由于施加的PUP和PDN信號，除了使NMOS下拉晶體管106導(dǎo)通之外，還使NMOS下拉晶體管導(dǎo)通，因而創(chuàng)建了從總線118至低電壓軌線122的電流路徑，以下拉總線電壓VBUS。然而，PMOS上拉晶體管102截止，因而在下拉模式中，不存在從高電源電壓軌線116至總線118的充電路徑?，F(xiàn)在描述當(dāng)通過外部源(未示出)向總線118施加高電壓時(即當(dāng)總線上的電壓VBUS大于VDD時)總線保持電路100的操作。如果通過外部源將總線上的電壓VBUS拉至大于VDD，則在VBUS = VDD+VTP處，PMOS控制晶體管112導(dǎo)通，其中Vtp是PMOS晶體管112的閾值電壓。因此，節(jié)點(diǎn)124上的電壓VX被充電至總線上的電壓VBUS。由于節(jié)點(diǎn)電壓VX 跟隨VDD+VTP以上的總線電壓VBUS，所以PMOS上拉晶體管104截止，截?cái)嗔丝偩€與高電源電壓軌線116之間的電流路徑。因此，當(dāng)節(jié)點(diǎn)電壓VBUS大于VDD+VTP時，PMOS晶體管104和112避免了靜態(tài)電流，而與PUP信號狀態(tài)無關(guān)。此外，當(dāng)PUP和PDN信號都是低信號時，在總線保持電路的上拉模式中保護(hù)了 PMOS上拉晶體管102的柵氧化層。此處應(yīng)注意，節(jié)點(diǎn)120上的電壓VINT將保持處于VDD。在總線保持電路100的下拉模式中，通過級聯(lián)NMOS下拉晶體管106完成下拉路徑(即，從總線118至低電源電壓軌線122的路徑)的耐高壓。因?yàn)镹MOS下拉晶體管106的柵極與VDD相連，所以當(dāng)PDN信號是低并且總線上的電壓VBUS大于VDD時，NMOS下拉晶體管106始終保持導(dǎo)通，并保護(hù)NMOS下拉晶體管108。使與總線118相連的PMOS晶體管104和112的襯底在VDD與總線電壓VBUS之間切換，以避免源極/漏極與VDD之間的襯底二極管的正向偏置。因?yàn)楣?jié)點(diǎn)上的電壓VINT不超過VDD，所以可以連接PMOS上拉晶體管102的襯底，以接收NWF偏置信號和VDD。NWF發(fā)生器電路114被配置為產(chǎn)生NWF偏置信號，使得如果VBUS < = (VDD+VTP)，則 NWF = VDD如果VBUS > (VDD+VTP)，則 NWF = VBUS。在90nmCM0S工藝技術(shù)中使用3. 3V I/O器件，來執(zhí)行對總線保持電路100的電路仿真。圖2示出了在正常操作模式期間，節(jié)點(diǎn)124上的電壓VX充分低于3. 3V的電源電壓，因此，PMOS上拉晶體管104導(dǎo)通，使總線118上的電壓VBUS保持在VDD。圖3示出了總線118上輸入5. 5V期間節(jié)點(diǎn)124上的電壓VX。節(jié)點(diǎn)電壓VX跟隨總線電壓VBUS，以截?cái)嗫偩€與高電源電壓軌線116之間的靜態(tài)電流路徑。節(jié)點(diǎn)120上的電壓VINT處于VDD，因此，在總線118上的5. 5V期間，PMOS上拉晶體管102和104沒有受到應(yīng)力。圖4示出了當(dāng)總線保持電路在高阻抗和上拉模式下時總線電壓VBUS對電流特性。在上拉模式中，因?yàn)榭偩€電壓VBUS增大，所以電流減小，并且當(dāng)VBUS >= VDD時，如圖4中的(O)線所示，不存在靜態(tài)電流。此外，在高阻抗模式下，當(dāng)PUP = VDD,并且TON = O時，如圖4中(I)線所示，不存在靜態(tài)電流?，F(xiàn)在轉(zhuǎn)到圖5，示出了根據(jù)本發(fā)明另一實(shí)施例的耐高壓總線保持電路500?？偩€保持電路500與圖I的總線保持電路100相類似。如圖5所示，總線保持電路500包括總線保持電路100的所有元件。除了 NMOS控制晶體管110之外，總線保持電路500的元件的電連接與總線保持電路100的元件的電連接相同。在總線保持電路500中，NMOS控制晶體管110的柵極與節(jié)點(diǎn)502相連，其中節(jié)點(diǎn)502位于NMOS下拉晶體管106與108之間。因此，NMOS控制晶體管110與NMOS下拉晶體管106和108中的每一個的源極/漏極相連。對于所有條件，總線保持電路500按照與總線保持電路100相類似的方式操作。然而，在總線保持電路500的上拉/總線保持模式中，節(jié)點(diǎn)502上電壓VY的最大值是VDD-Vtn,其中，Vtn是NMOS晶體管106的閾值電壓。此外，節(jié)點(diǎn)124上電壓VX的最大值是VDD_2VTN。因此，PMOS控制晶體管112得到了更高的柵極過壓，并且可以強(qiáng)有力地將總線118保持在VDD。在一種應(yīng)用中，總線保持電路100或500被用作耐高壓通用I/O接口中的可編程總線保持器，用于將總線保持在所需邏輯電平。
在另一應(yīng)用中，總線保持電路100或500可以被用于實(shí)現(xiàn)用于器件識別的耐高壓片上開關(guān)。為了減少引腳總數(shù)和成本，在芯片內(nèi)部移動用于USB標(biāo)準(zhǔn)中器件速度識別的弱上拉/下拉晶體管。通過使用受核心信號控制的開關(guān)，將這些上拉/下拉晶體管與外部總線相連或斷開。典型地，根據(jù)USB標(biāo)準(zhǔn)，用于使晶體管與總線相連/斷開的開關(guān)能夠操作5. 25V?？偩€保持電路100或500可以用于實(shí)現(xiàn)這種耐高壓片上開關(guān)。在另一應(yīng)用中，可以在集成間電路(IIC)接口中使用配置在上拉模式下的總線保持電路100或500，以將總線保持在電源電壓。諸如IIC接口之類的開漏極I/O接口使用上拉晶體管，以將總線保持在有效高電平。在板上實(shí)現(xiàn)這些上拉晶體管?？梢酝ㄟ^在芯片內(nèi)部移動這些晶體管來降低板的成本。為了降低靜態(tài)功耗，用于連接上拉晶體管的開關(guān)應(yīng)該是耐高壓的?？梢栽谶@種Iic接口中使用總線保持電路100或500。圖6是根據(jù)本發(fā)明實(shí)施例的一種操作耐高壓總線保持電路的方法的工藝流程圖。在塊602處，在總線保持電路的上拉操作模式期間，使用與第二上拉晶體管的控制端子和總線相連的第一控制晶體管，使在該總線與高壓軌線之間的第一電流路徑上串聯(lián)的第一和第二上拉晶體管導(dǎo)通。在塊604處，在總線保持電路的下拉操作模式期間，使在總線與低壓軌線之間的第二電流路徑上的第一下拉晶體管截止。在塊606處，當(dāng)總線上的電壓超過閾值時，使用與第二下拉晶體管的控制端子與總線之間的第一控制晶體管并聯(lián)的第二控制晶體管，使第二下拉晶體管截止。盡管按照特定順序示出并描述了本文的方法的操作，但是可以改變所述方法的操作順序，使得可以按照相反順序執(zhí)行特定操作或者使得可以至少部分地與其它操作并發(fā)地執(zhí)行特定操作。在另一實(shí)施例中，可以按照間歇和/或交替方式實(shí)現(xiàn)指令或不同操作的子操作。此外，盡管已經(jīng)描述或描繪的本發(fā)明的特定實(shí)施例包括本文描述或描繪的若干部件，但是本發(fā)明的其它實(shí)施例可以包括更多或更少的部件，用于實(shí)現(xiàn)更少或更多特征。此外，盡管已經(jīng)描述和描繪了本發(fā)明的特定實(shí)施例，但是本發(fā)明不限于如此描述和描繪的部件的特定形式或布置。本發(fā)明的范圍應(yīng)該由所附權(quán)利要求及其等價物來限定。
權(quán)利要求
1.一種總線保持電路，包括 第一和第二上拉晶體管，在總線與高壓軌線之間的第一電流路徑上串聯(lián)； 第一下拉晶體管，在所述總線與低壓軌線之間的第二電流路徑上； 第一和第二控制晶體管，在第二上拉晶體管的控制端子與所述總線之間并聯(lián)，第一控制晶體管用于在上拉操作模式期間使第二上拉晶體管導(dǎo)通，第二控制晶體管用于在所述總線上的電壓超過閾值時使第二上拉晶體管截止。
2.根據(jù)權(quán)利要求I所述的總線保持電路，還包括發(fā)生器電路，被配置為產(chǎn)生偏置信號，所述發(fā)生器電路與第一和第二上拉晶體管的襯底以及第二控制晶體管的襯底相連，以向襯底提供所述偏置信號。
3.根據(jù)權(quán)利要求2所述的總線保持電路，其中，所述發(fā)生器電路被配置為，當(dāng)所述總線上的電壓超過所述閾值時，將所述偏置信號設(shè)置為等同于所述總線上的電壓，或者當(dāng)所述總線上的電壓沒有超過閾值時，將所述偏置信號設(shè)置為等同于高壓端子上的電壓。
4.根據(jù)權(quán)利要求I所述的總線保持電路，還包括第二下拉晶體管，在所述總線與第一下拉晶體管之間的第二電流路徑上與第一下拉晶體管串聯(lián)。
5.根據(jù)權(quán)利要求4所述的總線保持電路，其中，第一和第二下拉晶體管的襯底與低壓軌線相連。
6.根據(jù)權(quán)利要求4所述的總線保持電路，其中，第二下拉晶體管的控制端子被連接以接收高壓軌線上的電壓。
7.根據(jù)權(quán)利要求I所述的總線保持電路，其中，第一和第二控制晶體管的控制端子被連接以接收高壓軌線上的電壓。
8.根據(jù)權(quán)利要求I所述的總線保持電路，其中，第一控制晶體管的控制端子連接至第一下拉晶體管與所述總線之間的第二電流路徑，以及，第二控制晶體管的控制端子被連接以接收高壓軌線上的電壓。
9.根據(jù)權(quán)利要求I所述的總線保持電路，其中，第一上拉晶體管的控制端子與第一下拉晶體管的控制端子被連接來接收控制信號，以使總線保持電路在上拉操作模式和下拉操作模式之間切換。
10.一種總線保持電路，包括 第一和第二上拉晶體管，在總線與高壓軌線之間的第一電流路徑上串聯(lián)； 第一和第二下拉晶體管，在所述總線與低壓軌線之間的第二電流路徑上； 第一和第二控制晶體管，在第二晶體管的控制端子與所述總線之間并聯(lián)，第一控制晶體管用于在上拉操作模式期間使第二上拉晶體管導(dǎo)通，第二控制晶體管用于在所述總線上的電壓超過閾值時使第二上拉晶體管截止。
11.根據(jù)權(quán)利要求10所述的總線保持電路，還包括發(fā)生器電路，被配置為產(chǎn)生偏置信號，所述發(fā)生器電路與第一和第二上拉晶體管的襯底和第二控制晶體管的襯底相連，以向襯底提供所述偏置信號，其中，所述發(fā)生器電路被配置為，當(dāng)所述總線上的電壓超過所述閾值時，將所述偏置信號設(shè)置為等同于所述總線上的電壓，或者當(dāng)所述總線上的電壓沒有超過閾值時，將所述偏置信號設(shè)置為等同于所述高壓端子上的電壓。
12.根據(jù)權(quán)利要求10所述的總線保持電路，其中，第二下拉晶體管的控制端子以及第一和第二控制晶體管的控制端子被連接以接收高壓軌線上的電壓。
13.根據(jù)權(quán)利要求10所述的總線保持電路，其中，第一控制晶體管的控制端子連接至第一與第二下拉晶體管之間的第二電流路徑，以及，第二控制晶體管的控制端子被連接以接收高壓軌線上的電壓。
14.根據(jù)權(quán)利要求10所述的總線保持電路，其中，第一上拉晶體管的控制端子與第一下拉晶體管的控制端子被連接來接收控制信號，以使總線保持電路在上拉操作模式與下拉操作模式之間切換。
15.一種操作總線保持電路的方法，所述方法包括 在總線保持電路的上拉操作模式期間，使用與第二上拉晶體管的控制端子和總線相連的第一控制晶體管，使在所述總線與高壓軌線之間的第一電流路徑上串聯(lián)的第一和第二上拉晶體管導(dǎo)通； 在總線保持電路的下拉操作模式期間，使在所述總線與低壓軌線之間的第二電流路徑上的第一下拉晶體管導(dǎo)通；以及 當(dāng)所述總線上的電壓超過閾值時，使用在第二下拉晶體管的控制端子與所述總線之間與第一控制晶體管并聯(lián)的第二控制晶體管，使第二下拉晶體管截止。
16.根據(jù)權(quán)利要求15所述的方法，還包括向第一和第二上拉晶體管的襯底和第二控制晶體管的襯底提供偏置信號，其中，當(dāng)所述總線上的電壓超過所述閾值時，將所述偏置信號設(shè)置為等同于所述總線上的電壓，或者當(dāng)所述總線上的電壓沒有超過閾值時，將所述偏置信號設(shè)置為等同于所述高壓端子上的電壓。
17.根據(jù)權(quán)利要求15所述的方法，還包括向在所述總線與第一下拉晶體管之間的第二電流路徑上與第一下拉晶體管串聯(lián)的第二下拉晶體管的控制端子提供高壓軌線上的電壓。
18.根據(jù)權(quán)利要求15所述的方法，還包括向第一和第二控制晶體管的控制端子提供高壓軌線上的電壓。
19.根據(jù)權(quán)利要求15所述的方法，還包括向第二控制晶體管的控制端子提供高壓軌線上的電壓，其中，將第一控制晶體管的控制端子連接至第一下拉晶體管與所述總線之間的第二電流路徑。
20.根據(jù)權(quán)利要求15所述的方法，還包括向第一上拉晶體管的控制端子和第一下拉晶體管的控制端子提供控制信號，以使總線保持電路在上拉操作模式與下拉操作模式之間切換。
全文摘要
本發(fā)明提供了一種耐高壓總線保持電路以及一種操作該總線保持電路的方法，使用在上拉晶體管的控制端子與總線之間并聯(lián)的第一和第二控制晶體管。第一控制晶體管用于在上拉操作模式期間使上拉晶體管導(dǎo)通。第二控制晶體管用于當(dāng)總線上的電壓超過閾值時使下拉晶體管截止。
文檔編號H03K19/0185GK102811047SQ20121017712
公開日2012年12月5日 申請日期2012年5月31日 優(yōu)先權(quán)日2011年6月3日
發(fā)明者賈亞拉曼·烏瓦阿迪卡, 達(dá)爾馬雷·M·內(nèi)達(dá)爾吉 申請人:Nxp股份有限公司