專(zhuān)利名稱(chēng)：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實(shí)施例涉及一種能夠控制阻抗的半導(dǎo)體器件。
背景技術(shù)：
半導(dǎo)體器件可以包括用以準(zhǔn)確地控制基于時(shí)鐘的系統(tǒng)中的時(shí)鐘的占空系數(shù)(duty cycle)的系統(tǒng)和特征。時(shí)鐘的占空系數(shù)是高脈沖持續(xù)時(shí)間或低脈沖持續(xù)時(shí)間對(duì)時(shí)鐘周期之t匕。近來(lái)的存儲(chǔ)裝置，具體而言，雙倍數(shù)據(jù)率(DDR)同步存儲(chǔ)器件，使用時(shí)鐘來(lái)用于例如數(shù)據(jù)選通。與時(shí)鐘的上升沿和下降沿同步地連續(xù)輸入和輸出兩比特的數(shù)據(jù)。如果時(shí)鐘的占空系數(shù)沒(méi)有維持在約50%，則所輸入和輸出的數(shù)據(jù)可能失真。因此，準(zhǔn)確地控制存儲(chǔ)器件中的時(shí)鐘的占空系數(shù)是重要的。輸入于存儲(chǔ)器件中的時(shí)鐘在外部的時(shí)鐘發(fā)生器中產(chǎn)生，且經(jīng)由傳輸線路被傳送至存儲(chǔ)器件。在這種配置中，時(shí)鐘的占空系數(shù)可能失真，因?yàn)闀r(shí)鐘的高脈沖持續(xù)時(shí)間和低脈沖持續(xù)時(shí)間由于時(shí)鐘發(fā)生器的失配、傳輸期間的外部噪聲、以及電信號(hào)的振幅在傳輸線路上的衰減而變得不同。為了控制時(shí)鐘的占空系數(shù)，可以在存儲(chǔ)器件中使用用于校正占空系數(shù)的占空系數(shù)校正器。然而，即使使用占空系數(shù)校正器，但歸因于片上電源噪聲(on-chippower noise),仍難以將占空系數(shù)維持在50%。

發(fā)明內(nèi)容
本發(fā)明的示例性實(shí)施例涉及一種半導(dǎo)體器件，所述半導(dǎo)體器件可以通過(guò)根據(jù)占空系數(shù)的失真程度改變終端電阻值來(lái)減少占空系數(shù)的失真。根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種半導(dǎo)體器件包括阻抗控制信號(hào)發(fā)生單元，所述阻抗控制信號(hào)發(fā)生單元被配置成產(chǎn)生用于控制阻抗值的阻抗控制信號(hào)；第一處理單元，所述第一處理單元被配置成響應(yīng)于第一設(shè)定值而處理阻抗控制信號(hào)且產(chǎn)生第一處理信號(hào)；第一時(shí)鐘終端單元，所述第一時(shí)鐘終端單元被配置成與第一時(shí)鐘路徑耦接且響應(yīng)于阻抗控制信號(hào)來(lái)確定阻抗值；以及第二時(shí)鐘終端單元，所述第二時(shí)鐘終端單元被配置成與第二時(shí)鐘路徑耦接且響應(yīng)于第一處理信號(hào)來(lái)確定阻抗值。所述半導(dǎo)體器件還可以包括第一數(shù)據(jù)終端單元，所述第一數(shù)據(jù)終端單元被配置成與第一數(shù)據(jù)路徑耦接且響應(yīng)于阻抗控制信號(hào)來(lái)確定阻抗值；以及第二數(shù)據(jù)終端單元，所述第二數(shù)據(jù)終端單元被配置成與第二數(shù)據(jù)路徑耦接且響應(yīng)于第一處理信號(hào)來(lái)確定阻抗值。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種半導(dǎo)體器件包括阻抗控制信號(hào)發(fā)生單元，所述阻抗控制信號(hào)發(fā)生單元被配置成產(chǎn)生用于校正阻抗值的阻抗控制信號(hào)；第一處理單元，所述第一處理單元被配置成響應(yīng)于第一設(shè)定值來(lái)處理阻抗控制信號(hào)且產(chǎn)生第一處理信號(hào)；第二處理單元，所述第二處理單元被配置成響應(yīng)于第二設(shè)定值而處理阻抗控制信號(hào)且產(chǎn)生第二處理信號(hào)；第一終端單元，所述第一終端單元被配置成與基于命令的路徑(command-based path)稱(chēng)接且響應(yīng)于第一處理信號(hào)來(lái)確定阻抗值；以及第二終端單元,所述第二終端單元被配置成與基于數(shù)據(jù)的路徑(data-based path)耦接且響應(yīng)于第二處理信號(hào)來(lái)確定阻抗值。


圖I是說(shuō)明根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體器件的框圖。圖2是說(shuō)明根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體器件的框圖。圖3是說(shuō)明根據(jù)本發(fā)明的第三實(shí)施例的半導(dǎo)體器件的框圖。圖4是說(shuō)明圖3所示的第二時(shí)鐘終端單元370的電路圖。圖5是說(shuō)明根據(jù)本發(fā)明的第四實(shí)施例的半導(dǎo)體器件的框圖。·圖6是說(shuō)明根據(jù)本發(fā)明的第五實(shí)施例的半導(dǎo)體器件的框圖。
具體實(shí)施例方式下文將參照附圖更詳細(xì)地描述本發(fā)明的示例性實(shí)施例。然而，本發(fā)明可以用不同的方式來(lái)實(shí)施，且不應(yīng)被解釋為限于本文所提出的實(shí)施例。確切地說(shuō)，提供這是實(shí)施例是為了使得本說(shuō)明書(shū)清楚且完整，并向本領(lǐng)域技術(shù)人員充分傳達(dá)本發(fā)明的范圍。在本說(shuō)明書(shū)中，相同的附圖標(biāo)記在本發(fā)明的各個(gè)附圖和實(shí)施例中表示相同的部件。可以通過(guò)提高或降低時(shí)鐘的總體電壓電平來(lái)控制時(shí)鐘的占空系數(shù)?？傮w電壓電平是共模電壓電平。因此，可以通過(guò)提高或降低共模電壓電平來(lái)控制時(shí)鐘的占空系數(shù)。更具體而言，當(dāng)共模電壓電平提高時(shí)，時(shí)鐘的高脈沖持續(xù)時(shí)間變長(zhǎng)，而當(dāng)共模電壓電平降低時(shí)，時(shí)鐘的低脈沖持續(xù)時(shí)間變長(zhǎng)?？梢酝ㄟ^(guò)控制終端電阻值來(lái)改變時(shí)鐘的共模電壓電平。例如，當(dāng)上拉終端的強(qiáng)度強(qiáng)時(shí)(更具體而言，當(dāng)上拉終端電阻值減小時(shí))，共模電壓電平提高。當(dāng)上拉終端的強(qiáng)度弱時(shí)(更具體而言，當(dāng)上拉終端電阻值增大時(shí))，共模電壓電平降低。換言之，可以通過(guò)改變的終端電阻值來(lái)控制時(shí)鐘的占空系數(shù)。下面詳細(xì)描述能夠控制終端電阻值的半導(dǎo)體器件。圖I是說(shuō)明根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體器件的框圖。參看圖1，半導(dǎo)體器件包括阻抗控制信號(hào)發(fā)生單元310、第一處理單元380、第一時(shí)鐘終端單元360、以及第二時(shí)鐘終端單元370。阻抗控制信號(hào)發(fā)生單元310產(chǎn)生阻抗控制信號(hào)CNTSIG〈0:N>，所述阻抗控制信號(hào)CNTSIG〈0:N>是一種用于根據(jù)工藝、電壓和/或溫度(PVT)的改變來(lái)校正終端電阻值的偏移值的信號(hào)。由于阻抗控制信號(hào)發(fā)生單元310是廣泛已知的電路，例如ZQ校準(zhǔn)電路，故不再贅述。第一處理單元380響應(yīng)于第一設(shè)定值M0D_SET1〈0:3>來(lái)處理阻抗控制信號(hào)CNTSIG〈0:N>，且產(chǎn)生第一處理信號(hào) M0D_CNTSIG1〈0:N>。第一設(shè)定值 M0D_SET1〈0: 3> 是用于校正占空系數(shù)的信號(hào)。第一處理單元380可以包括減法器/加法器，所述減法器/加法器用于基于第一設(shè)定值M0D_SET1〈0:3>而增加或減小阻抗控制信號(hào)CNTSIG〈0:N>的值。為了傳達(dá)是進(jìn)行減法運(yùn)算還是進(jìn)行加法運(yùn)算，第一設(shè)定值M0D_SET1〈0:3>的第一比特MOD_SET1<3>告知減法器/加法器進(jìn)行加法或減法運(yùn)算。第一設(shè)定值M0D_SET1〈0:3>的其余比特M0D_SET1〈0:2>是要由減法器/加法器進(jìn)行減法或加法運(yùn)算的值。第一設(shè)定值MOD_SETKO :3>的配置示于如下表I中。表I第一設(shè)定值M0D_SET1〈0: 3>的配置
權(quán)利要求
1.一種半導(dǎo)體器件，包括 阻抗控制信號(hào)發(fā)生單元，所述阻抗控制信號(hào)發(fā)生單元被配置成產(chǎn)生用于控制阻抗值的阻抗控制信號(hào)； 第一處理單元，所述第一處理單元被配置成響應(yīng)于第一設(shè)定值來(lái)處理所述阻抗控制信號(hào)且產(chǎn)生第一處理信號(hào)；以及 第二時(shí)鐘終端單元，所述第二時(shí)鐘終端單元被配置成與第二時(shí)鐘路徑耦接且響應(yīng)于所述第一處理信號(hào)來(lái)確定阻抗值。
2.如權(quán)利要求I所述的半導(dǎo)體器件，還包括 第一時(shí)鐘終端單元，所述第一時(shí)鐘終端單元被配置成與第一時(shí)鐘路徑耦接且響應(yīng)于所述阻抗控制信號(hào)來(lái)確定阻抗值。
3.如權(quán)利要求2所述的半導(dǎo)體器件，還包括 第二數(shù)據(jù)終端單元，所述第二數(shù)據(jù)終端單元被配置成與第二數(shù)據(jù)路徑耦接且響應(yīng)于所述第一處理信號(hào)來(lái)確定阻抗值。
4.如權(quán)利要求3所述的半導(dǎo)體器件，還包括第一數(shù)據(jù)終端單元，所述第一數(shù)據(jù)終端單元被配置成與第一數(shù)據(jù)路徑耦接且響應(yīng)于所述阻抗控制信號(hào)來(lái)確定阻抗值。
5.如權(quán)利要求2所述的半導(dǎo)體器件，還包括 第二處理單元，所述第二處理單元被配置成響應(yīng)于第二設(shè)定值來(lái)處理所述阻抗控制信號(hào)且產(chǎn)生第二處理信號(hào)； 第一數(shù)據(jù)終端單元，所述第一數(shù)據(jù)終端單元被配置成與第一數(shù)據(jù)路徑耦接且響應(yīng)于所述阻抗控制信號(hào)來(lái)確定阻抗值；以及 第二數(shù)據(jù)終端單元，所述第二數(shù)據(jù)終端單元被配置成與第二數(shù)據(jù)路徑耦接且響應(yīng)于所述第二處理信號(hào)來(lái)確定阻抗值。
6.如權(quán)利要求I所述的半導(dǎo)體器件，其中，所述第一設(shè)定值包括減法/加法信號(hào)以及第一控制信號(hào)，并且 所述第一處理單元響應(yīng)于所述減法/加法信號(hào)而將所述第一控制信號(hào)與所述阻抗控制信號(hào)相加或者從所述阻抗控制信號(hào)減去所述第一控制信號(hào)。
7.如權(quán)利要求4所述的半導(dǎo)體器件，其中，所述第二設(shè)定值包括減法/加法信號(hào)以及第二控制信號(hào)，并且 所述第二處理單元響應(yīng)于所述減法/加法信號(hào)而將所述第二控制信號(hào)與所述阻抗控制信號(hào)相加或者從所述阻抗控制信號(hào)減去所述第二控制信號(hào)。
8.如權(quán)利要求2所述的半導(dǎo)體器件，其中，所述第一時(shí)鐘終端單元經(jīng)由上拉終端操作來(lái)確定阻抗值，并且 所述第二時(shí)鐘終端單元經(jīng)由上拉終端操作來(lái)確定阻抗值。
9.如權(quán)利要求4所述的半導(dǎo)體器件，其中，所述第一數(shù)據(jù)終端單元經(jīng)由上拉終端操作來(lái)確定阻抗值，并且 所述第二數(shù)據(jù)終端單元經(jīng)由上拉終端操作來(lái)確定阻抗值。
10.如權(quán)利要求2所述的半導(dǎo)體器件，其中，所述第一時(shí)鐘終端單元經(jīng)由下拉終端操作來(lái)確定阻抗值，并且 所述第二時(shí)鐘終端單元經(jīng)由下拉終端操作來(lái)確定阻抗值。
11.如權(quán)利要求4所述的半導(dǎo)體器件，其中，所述第一數(shù)據(jù)終端單元經(jīng)由下拉終端操作來(lái)確定阻抗值，并且 所述第二數(shù)據(jù)終端單元經(jīng)由下拉終端操作來(lái)確定阻抗值。
12.如權(quán)利要求5所述的半導(dǎo)體器件，其中，所述阻抗控制信號(hào)發(fā)生單元產(chǎn)生上拉阻抗控制信號(hào)和下拉阻抗控制信號(hào)。
13.如權(quán)利要求12所述的半導(dǎo)體器件，其中，所述第一處理單元還包括上拉信號(hào)處理器和下拉信號(hào)處理器，所述上拉信號(hào)處理器被配置成處理所述上拉阻抗控制信號(hào)且產(chǎn)生第一上拉控制信號(hào)，所述下拉信號(hào)處理器被配置成處理所述下拉阻抗控制信號(hào)且產(chǎn)生第一下拉控制信號(hào)；并且 所述第二處理單元還包括上拉信號(hào)處理器和下拉信號(hào)處理器，所述上拉處理信號(hào)器被配置成處理所述上拉阻抗控制信號(hào)且產(chǎn)生第二上拉控制信號(hào)，所述下拉信號(hào)處理器被配置成處理所述下拉阻抗控制信號(hào)且產(chǎn)生第二下拉控制信號(hào)。
14.如權(quán)利要求2所述的半導(dǎo)體器件，其中，所述第一時(shí)鐘終端單元包括 或門(mén)，所述或門(mén)接收上拉終端使能信號(hào)和所述阻抗控制信號(hào)； 多個(gè)上拉終端電阻器，所述多個(gè)上拉終端電阻器在所述上拉終端使能信號(hào)被使能時(shí)且響應(yīng)于所述阻抗控制信號(hào)而接通。
15.如權(quán)利要求I所述的半導(dǎo)體器件，其中，所述第二時(shí)鐘終端單元包括 或門(mén)，所述或門(mén)接收上拉終端使能信號(hào)和所述第一處理信號(hào)； 多個(gè)上拉終端電阻器，所述多個(gè)上拉終端電阻器在所述上拉終端使能信號(hào)被使能時(shí)且響應(yīng)于所述第一處理信號(hào)而接通。
16.一種半導(dǎo)體器件，包括 阻抗控制信號(hào)發(fā)生單元，所述阻抗控制信號(hào)發(fā)生單元被配置成產(chǎn)生用于校正阻抗值的阻抗控制信號(hào)； 第一處理單元，所述第一處理單元被配置成響應(yīng)于第一設(shè)定值來(lái)處理所述阻抗控制信號(hào)且產(chǎn)生第一處理信號(hào)； 第二處理單元，所述第二處理單元被配置成響應(yīng)于第二設(shè)定值來(lái)處理所述阻抗控制信號(hào)且產(chǎn)生第二處理信號(hào)； 第一終端單元，所述第一終端單元被配置成與基于命令的路徑耦接且響應(yīng)于所述第一處理信號(hào)來(lái)確定阻抗值；以及 第二終端單元，所述第二終端單元被配置成與基于數(shù)據(jù)的路徑耦接且響應(yīng)于所述第二處理信號(hào)來(lái)確定阻抗值。
17.如權(quán)利要求16所述的半導(dǎo)體器件，其中，所述第一設(shè)定值包括減法/加法信號(hào)以及第一控制信號(hào)，并且 所述第一處理單元響應(yīng)于所述減法/加法信號(hào)而將所述第一控制信號(hào)與所述阻抗控制信號(hào)相加或從所述阻抗控制信號(hào)減去所述第一控制信號(hào)。
18.如權(quán)利要求16所述的半導(dǎo)體器件，其中，所述第二設(shè)定值包括減法/加法信號(hào)及第二控制信號(hào)，并且 所述第二處理單元響應(yīng)于所述減法/加法信號(hào)而將所述第二控制信號(hào)與所述阻抗控制信號(hào)相加或從所述阻抗控制信號(hào)減去所述第二控制信號(hào)。
19.如權(quán)利要求16所述的半導(dǎo)體器件，其中，所述第一終端單元經(jīng)由上拉終端操作來(lái)確定阻抗值，并且 所述第二終端單元經(jīng)由上拉終端操作來(lái)確定阻抗值。
20.如權(quán)利要求16所述的半導(dǎo)體器件，其中，所述基于命令的路徑包括命令路徑和地址路徑,并且 所述基于數(shù)據(jù)的路徑包括數(shù)據(jù)路徑和數(shù)據(jù)時(shí)鐘路徑。
全文摘要
一種半導(dǎo)體器件包括阻抗控制信號(hào)發(fā)生單元，被配置成產(chǎn)生用于控制阻抗值的阻抗控制信號(hào)；第一處理單元，被配置成響應(yīng)于第一設(shè)定值來(lái)處理阻抗控制信號(hào)且產(chǎn)生第一處理信號(hào)；第一時(shí)鐘終端單元，其被配置成與第一時(shí)鐘路徑耦接且響應(yīng)于阻抗控制信號(hào)來(lái)確定阻抗值；以及第二時(shí)鐘終端單元，其被配置成與第二時(shí)鐘路徑耦接且響應(yīng)于第一處理信號(hào)來(lái)確定阻抗值。
文檔編號(hào)H03K5/04GK102916684SQ20121011962
公開(kāi)日2013年2月6日 申請(qǐng)日期2012年4月23日 優(yōu)先權(quán)日2011年8月1日
發(fā)明者李根一 申請(qǐng)人:海力士半導(dǎo)體有限公司