專利名稱：運算放大器電路結(jié)構(gòu)的制作方法
運算放大器電路結(jié)構(gòu)技術(shù)領(lǐng)域
本發(fā)明與運算放大器有關(guān),特別是關(guān)于一種利用電流鏡(current mirror)的鏡比 (mirror ratio)并控制負載大小，以調(diào)整增益(gain)并避免偏置電壓(offset voltage) 的運算放大器電路結(jié)構(gòu)。
背景技術(shù)：
運算放大器是各種電子裝置中一個重要的電路組成元件，其廣泛地應(yīng)用于家電、 工業(yè)及科學儀器等領(lǐng)域。電路設(shè)計者常可使用運算放大器來實現(xiàn)許多不同的運作功能，如 緩沖器、濾波器、類比至數(shù)字轉(zhuǎn)換器等。
理想的運算放大器具備下列特性輸入阻抗無限大、輸出阻抗等于零、開回路增益 無限大、共?；コ獗?Common Mode Rejection Ratio)無限大、頻寬無限大。然而，由于半 導體工藝及集成電路技術(shù)的限制，實際運算放大器存在某些非理想特性。因此，現(xiàn)有技術(shù)以 一偏置電壓(Offset Voltage)代表運算放大器的非理想性。為了補償運算放大器的非理 想性，業(yè)界已提出許多偏置電壓消除方法及其相關(guān)裝置。
舉例來說，現(xiàn)有可消除偏置電壓的放大器裝置包含一單位增益運算放大器、一偏 置電壓消除裝置及一等效電壓源；單位增益運算放大器的增益為1，即輸出電壓等于輸入 電壓，其包含一輸入級電路及一輸出級電路；等效電壓源用來表示單位增益運算放大器的 非理想性(不存在于實際電路上)，其所產(chǎn)生的電壓表示單位增益運算放大器的偏置電壓， 而偏置電壓消除裝置則用來補償偏置電壓，其包含有至少三開關(guān)及一電容。
其中，偏置電壓消除裝置利用單位增益運算放大器的虛擬短路(Virtual Short) 特性，消除偏置電壓(offset voltage)的影響,其運作方式如下。
首先，當放大器裝置操作于一偏置電壓儲存模式時，其中二開關(guān)導通，而另一開關(guān) 關(guān)閉，則單位增益運算放大器的正輸入端與輸出端間的電壓差(即偏置電壓)會對電容充 電；接著，當放大器裝置操作于一偏置電壓消除模式時，原關(guān)閉的開關(guān)導通，而原導通的二 開關(guān)關(guān)閉，則電容兩端所儲存的電壓差，其大小及極性可抵消偏置電壓的影響，使得(輸入 電壓為O時)正輸入端與輸出端間的電壓差為0，因而消除偏置電壓。
當放大器裝置的輸出電壓隨著輸入電壓而改變時，偏置電壓消除裝置通過切換三 開關(guān)的導通與關(guān)閉，可補償偏置電壓的影響。
然而，當單位增益運算放大器的輸出端耦接于一電容，輸出電壓隨輸入電壓改變 的時間會受單位增益運算放大器的扭轉(zhuǎn)率(Slew Rate)影響，亦即輸出電壓無法與輸入電 壓同步改變，使得輸出電壓與輸入電壓的差距在某一段時間之內(nèi)不等于O ;在此情形下，儲 存于電容的電壓值會因輸出電壓的偏移而改變，即不等于偏置電壓的值；如此一來，當放大 器裝置操作于偏置電壓消除模式時，由于電容的電壓值不等于偏置電壓的值，使得偏置電 壓無法完全被消除，因而影響放大器裝置的性能及其使用范圍，且其結(jié)構(gòu)亦無法針對增益 值作調(diào)整。發(fā)明內(nèi)容
本發(fā)明目的在于提供一種運算放大器電路結(jié)構(gòu)，能同時地滿足較小偏置電壓 (offset voltage)與較高增益(Gain)。
為達上述目的，本發(fā)明提供一種運算放大器電路結(jié)構(gòu)，包含一第一電流鏡，具有 一第一電流鏡比；一第二電流鏡，與該第一電流鏡電性連接，該第二電流鏡具有一第二電流 鏡比；一輸入部，與該第一電流鏡及該第二電流鏡電性連接；一輸出部，同時電性連接在該 輸入部與該第一電流鏡之間以及該輸入部與該第二電流鏡之間，并相對應(yīng)地具有一第一輸 出阻抗及一第二輸出阻抗；以及一電流源，電性連接該輸入部；其中，該第一電流鏡比等于 該第二電流鏡比，該第一輸出阻抗等于該第二輸出阻抗，以避免產(chǎn)生一偏置電壓。
該運算放大器電路結(jié)構(gòu)的一增益值的調(diào)整，通過調(diào)整該第一電流鏡比或該第二電 流鏡比來完成。
另，該運算放大器電路結(jié)構(gòu)，還包括一第三電流鏡及一第四電流鏡，該第三電流鏡 具有一第三電流鏡比且電性連接該第一電流鏡相對該輸入部的一側(cè)，該第四電流鏡具有一 第四電流鏡比且電性連接該第二電流鏡相對該輸入部的一側(cè)，該第三電流鏡比等于該第四 電流鏡比，且等于該第一電流鏡比及該第二電流鏡比，而該第三電流鏡與該第一電流鏡之 間電性連接一第一可變阻抗，該第四電流鏡與該第二電流鏡之間電性連接一第二可變阻 抗，通過調(diào)整該第一可變阻抗及該第二可變阻抗，以避免產(chǎn)生該偏置電壓。
其中，該輸入部為一軌對軌(rail to rail)放大器電路，該輸出部為具有高通過 率的一緩沖電路。


圖1是表示本發(fā)明運算放大器電路結(jié)構(gòu)一第一實施例的電路圖2是表示本發(fā)明運算放大器電路結(jié)構(gòu)一第二實施例的電路圖3是表示本發(fā)明運算放大器電路結(jié)構(gòu)該第二實施例中Vds-1d的曲線圖
圖4是表示本發(fā)明運算放大器電路結(jié)構(gòu)一第三實施例的電路圖5是表示本發(fā)明運算放大器電路結(jié)構(gòu)一第四實施例的電路圖。
其中，附圖標記說明如下
I運算放大器電路結(jié)構(gòu)；
2第一電流鏡；
3第二電流鏡；
4輸入部；
5輸出部；
6電流源；
7第三電流鏡；
8第四電流鏡；
Id電流；
Io電流；
IX電流；
IY電流；
0utput_A輸出點；
0utput_B輸出點；
Trl Tr44晶體管；
Rl第一可變阻抗；
R2第二可變阻抗；
R3 R6可變阻抗；
R7 R9阻抗；
Vds漏極電壓；
VIN+正極輸入端；
VIN-負極輸入端；
ΔΙ電流。
具體實施方式

雖然本發(fā)明使用了幾個較佳實施例進行解釋，但是下列圖式及具體實施方式
僅僅是本發(fā)明的較佳實施例；應(yīng)說明的是，下面所揭示的具體實施方式
僅僅是本發(fā)明的例子，并不表示本發(fā)明限于下列圖式及具體實施方式
。
請參考圖1，表示本發(fā)明運算放大器電路結(jié)構(gòu)一第一實施例的電路圖。
本實施例的運算放大器電路結(jié)構(gòu)I包括一第一電流鏡2、一第二電流鏡3、一輸入部4、一輸出部5及一電流源6 ;其中，輸入部4為晶體管對Trl、Tr2所構(gòu)成，而第一電流鏡 2具有一第一電流鏡比α且為晶體管對Tr3、Tr4所構(gòu)成，第二電流鏡具有一第二電流鏡比 β且為晶體管對Tr5、Tr6所構(gòu)成，電源6為一電流源。
其連接關(guān)系如下所述。晶體管Tr3、Tr5的源極電性連接晶體管Trl的漏極，晶體管Tr3、Tr4的柵極相互電性連接，晶體管Tr5、Tr6的柵極相互電性連接，晶體管Tr4、Tr6的源極電性連接晶體管Tr2的漏極，而晶體管Trl、Tr2的源極電性連接電源6，晶體管Trl的柵極為正極輸入端VIN+，晶體管Tr2的柵極為負極輸入端VIN-。
圖1中，若以取得輸入配對晶體管(input pair transistor)Trl, Tr2平衡后的狀態(tài)的漏極電流為Io，且以其各柵極輸入電壓VIN+與VIN-的電壓不同時的電流分別為 Io+Λ1、I0-Λ I，以第一電流鏡2(晶體管Tr3 Tr4)及第二電流鏡3(晶體管Tr5 Tr6)的電流鏡比分別為α，β時，則圖1中IX、IY的關(guān)系即成為
Io+ Λ I = IX+ β *ΙΥ (I)
Ιο-Λ I = ΙΥ+α *ΙΧ(2)
此處，若從式(I)與⑵針對IX，IY加以整理后，則
IX= (Ιο (1_ β ) + Δ I (1+β )) / (1-α β )；
IY = (Ιο (1- α ) + Λ I (1+ α )) / (1- α β )；
又,輸出點0utput_A的第一輸出阻抗Ra若使用Io >> Δ I而予以簡化時,則
Ra = V (L/ (2 μ Cff)) / V (IX)
=A/ V (Ιο (l-β )/(1-α β ))；
此處，令A(yù) = V (L/(2 μ Cff));式中L、W表示晶體管尺寸，μ表示電荷移動度，C則表示氧化膜電容量。
同樣地，輸出點0utput_B的第二輸出阻抗Rb若使用Io >> Λ I而予以簡化時，則=Rb=A/ V (Io(1-Ct)/(l_ct β))。
又，輸出點0utput_A與0utput_B的AC輸出電壓Va及Vb分別從Ra* (ACof IX)與Rb* (AC of IY)，而成為
Va = Ra* ( δ IX/ δ Δ I) * Δ I
=A* V (((1+β ) "2)/((1-α β ) (Ιο*(1_β ))))*Δ I (3)
Vb = Rb* ( δ IY/ δ Δ I) * Δ I
=A* V (((1-α)~2)/((1-α β ) (Ιο* (1-α )))) * Λ I (4)
此處，此運算放大器電路結(jié)構(gòu)I的增益值(Gain)可表示成如以下。
Gain = (Va+Vb)/Vi,且 Vi = 2* (A/ V (Io)) * Δ I ；
又，從式(3)與式(4)可得下列式子
Gain = 1/(2 V (1- α β ))*((!+β )/ V (1_β ) + (1+α )/ V (1- α ))；
此處，若α = β =κ,則成為
Gain = 1/( V (1_Κ~2))*((1+Κ)/ V (1-K))
=(V (1+Κ))/(1-K)，
即能以簡單式子來表示增益值(Gain)。
例1:
在K = O. 75的情況下，亦即，電流鏡比為4 3時，
Gain= ( V (1+0. 75))/(1-0. 75)
=(V (1. 75))/0. 25
=5. 29，
Gain 是 5. 29 倍。
例2
在K = O. 9的情況下，亦即，電流鏡比為10 9時，
Gain = ( V (1+0. 9)/(1-0. 9)
=(V (1. 9)/0.1
=13. 78,
Gain 是 13. 78 倍。
此運算放大器電路結(jié)構(gòu)I構(gòu)成為此次發(fā)明的基本構(gòu)成，如前述例1、例2般可通過電流鏡的比率來調(diào)整增益值(Gain)。又，通過將電流鏡比設(shè)為α = β =K使左右相同，由于輸入晶體管對(input transistor pair) (Trl與Tr2)的漏極側(cè)負載便會相同，因此電路構(gòu)成上偏置電壓(offset voltage)便不會產(chǎn)生。
請參考圖2，表示本發(fā)明運算放大器電路結(jié)構(gòu)一第二實施例的電路圖。
本實施例的運算放大器電路結(jié)構(gòu)I與第一實施例的結(jié)構(gòu)大致相同，其差異在于還包括一第三電流鏡7及一第四電流鏡8 ;其中，第三電流鏡7具有一第三電流鏡比(K)且電性連接第一電流鏡2相對輸入部4的一側(cè)，第四電流鏡8具有一第四電流鏡比(K)且電性連接第二電流鏡3相對輸入部4的一側(cè)，第三電流鏡比等于第四電流鏡比，且同時等于第一電流鏡比及第二電流鏡比，而第三電流鏡7與第一電流鏡2之間電性連接一第一可變阻抗 Rl，第四電流鏡8與第二電流鏡3之間電性連接一第二可變阻抗R2，通過調(diào)整第一可變阻抗Rl及第二可變阻抗R2，以避免產(chǎn)生偏置電壓。
而第三電流鏡7由晶體管Tr7、Tr8所構(gòu)成，第四電流鏡8由晶體管Tr9、TR10所構(gòu) 成，其連接關(guān)系為晶體管Tr7、TR8的柵極相互電性連接，且同時電性連接第一可變阻抗Rl 遠離輸入部4的一側(cè)，晶體管TR9、TR10的柵極相互電性連接且同時電性連接第二可變阻抗 R2鄰近輸入部4的一側(cè)，晶體管Tr7、Tr8、Tr9、TrlO的源極分別電性連接晶體管Tr3、Tr4、 Tr5、Tr6的漏極，晶體管Tr3、Tr4的柵極電性連接第一可變阻抗Rl鄰近輸入部4的一側(cè)， 晶體管Tr5、Tr6電性連接第二可變阻抗R2遠離輸入部4的一側(cè)。
圖2中，通過加入晶體管Tr7 TrlO、第一可變阻抗R1、第二可變阻抗R2，即可將 電流鏡設(shè)置成串聯(lián)連接(cascade connection)。藉此,便成為電源電壓即使變動電流鏡的 電流比亦不會變動的構(gòu)成。
在圖2的電路，電路構(gòu)成上的偏置電壓(offset voltage)雖會被抵消，不過 卻有因IC(Integrated Circuit,集成電路)工藝上的變動所產(chǎn)生的偏置電壓(offset voltage)。例如，即使已將圖中的晶體管Trl與晶體管Tr2在電路圖上設(shè)計成完全相同的 特性，亦會因IC制造過程中的誤差而導致在晶體管Trl與晶體管Tr2的特性產(chǎn)生差異。
為了修正此偏置電壓(offset voltage)，本發(fā)明中以可通過調(diào)整第一可變阻抗Rl 或第二可變阻抗R2來達成。
例如，在晶體管Trl較晶體管Tr2往臨界電壓(Vth)較低的方向產(chǎn)生偏置電壓 (offset voltage)的情況下,往使第一可變阻抗Rl增大的方向調(diào)整。藉此，晶體管Trl的 漏極電壓(Vds)即變小，而可抵消偏置電壓(offset voltage);反之，在晶體管Trl較晶體 管Tr2往臨界電壓(Vth)較高的方向產(chǎn)生偏置電壓(offset voltage)的情況下,則往使第 二可變阻抗R2增大的方向調(diào)整。
請參考圖3，表示本發(fā)明運算放大器電路結(jié)構(gòu)該第二實施例中Vds-1d的曲線圖。
若使用本發(fā)明的運算放大器電路結(jié)構(gòu)I以抵消偏置電壓(offset voltage)，則無 需在輸入晶體管Trl、Tr2的源極間插入電阻，即可確保較大的增益。又，如圖3所示，由于 并非利用柵極電壓(Vgs)而利用漏極電壓(Vds)來作偏置調(diào)整，因此通過選擇適當?shù)淖杩?值，電流源電流即使產(chǎn)生變化，動作點電流Id在晶體管Trl與晶體管Tr2之間亦大致相同。 亦即，電流源電流即使變動，亦可減少其影響。
請參考圖4，表示本發(fā)明運算放大器電路結(jié)構(gòu)一第三實施例的電路圖。
又，如圖4所示,可將輸入部4變更成設(shè)置為PMOS與NMOS的互補構(gòu)成的Rail to Rail (軌對軌)放大器電路，其加入晶體管Trll Tr30以及可變阻抗R3 R6所構(gòu)成，詳 細連接方式如圖4所示，故不再贅述。
在此時的輸入部4亦通過將偏置抵消用可變阻抗R3 R6置入串聯(lián)電流鏡 (cascade current mirror)(晶體管 Trl3/Trl4、晶體管 Trl5/Trl6、晶體管 Trl7/Trl8、晶 體管Trl9/Tr20)的柵極之間，即可抵消更廣范圍的偏置電壓。又，通過采用此種電路結(jié)構(gòu)， 即可確保更廣的輸入動態(tài)范圍(input dynamic range)。
請參考圖5，表示本發(fā)明運算放大器電路結(jié)構(gòu)一第四實施例的電路圖。
又，如圖5所示，通過在輸出部5追加緩沖電路即可實現(xiàn)Rail to Rail (軌對軌) 輸出，其中，緩沖電路(輸出部5)由晶體管Tr31 Tr44及阻抗R7 R9所構(gòu)成，其連接關(guān) 系如圖5所示，故不再贅述。
又，通過增大電流源的電流，即可確保較高的輸出通過速率(output through rate)。
綜上所述，本發(fā)明的運算放大器電路結(jié)構(gòu)I通過通過電流鏡2、3、7、8的電流鏡 比(mirror ratio),并調(diào)整其間的阻抗Rl、R2,而達到同時滿足較小偏置電壓(offset voltage)及較高增益值(Gain)。
雖然本發(fā)明以相關(guān)的較佳實施例進行解釋，但是這并不構(gòu)成對本發(fā)明權(quán)利要求的 限制。應(yīng)說明的是，本領(lǐng)域的技術(shù)人員根據(jù)本發(fā)明的思想能夠構(gòu)造出很多其他類似實施例， 這些均在本發(fā)明的權(quán)利要求保護范圍之中。
權(quán)利要求
1.一種運算放大器電路結(jié)構(gòu)，其特征在于，包含 一第一電流鏡，具有一第一電流鏡比； 一第二電流鏡，與該第一電流鏡電性連接，該第二電流鏡具有一第二電流鏡比； 一輸入部，與該第一電流鏡及該第二電流鏡電性連接； 一輸出部，同時電性連接在該輸入部與該第一電流鏡之間以及該輸入部與該第二電流鏡之間，并相對應(yīng)地具有一第一輸出阻抗及一第二輸出阻抗；以及 一電流源，電性連接該輸入部； 其中，該第一電流鏡比等于該第二電流鏡比，該第一輸出阻抗等于該第二輸出阻抗，以避免產(chǎn)生一偏置電壓。
2.如權(quán)利要求1所述的運算放大器電路結(jié)構(gòu)，其特征在于，該運算放大器電路結(jié)構(gòu)的一增益值的調(diào)整，通過調(diào)整該第一電流鏡比或該第二電流鏡比來完成。
3.如權(quán)利要求1所述的運算放大器電路結(jié)構(gòu)，其特征在于，還包括一第三電流鏡及一第四電流鏡，該第三電流鏡具有一第三電流鏡比且電性連接該第一電流鏡相對該輸入部的一側(cè)，該第四電流鏡具有一第四電流鏡比且電性連接該第二電流鏡相對該輸入部的一側(cè)，該第三電流鏡比等于該第四電流鏡比，且等于該第一電流鏡比及該第二電流鏡比，而該第三電流鏡與該第一電流鏡之間電性連接一第一可變阻抗，該第四電流鏡與該第二電流鏡之間電性連接一第二可變阻抗，通過調(diào)整該第一可變阻抗及該第二可變阻抗，以避免產(chǎn)生該偏置電壓。
4.如權(quán)利要求3所述的運算放大器電路結(jié)構(gòu)，其特征在于，其中，該輸入部為一軌對軌放大器電路。
5.如權(quán)利要求3所述的運算放大器電路結(jié)構(gòu)，其特征在于，其中，該輸出部為具有高通過率的一緩沖電路。
全文摘要
本發(fā)明公開了一種運算放大器電路結(jié)構(gòu)，包括具有第一電流鏡比的第一電流鏡；與第一電流鏡電性連接并具有第二電流鏡比的第二電流鏡；與第一電流鏡及第二電流鏡電性連接的輸入部，可為軌對軌電路；同時電性連接在輸入部與第一電流鏡之間以及輸入部與第二電流鏡之間，并相對應(yīng)地具有第一輸出阻抗及第二輸出阻抗的輸出部，可為高通過率的緩沖電路；以及電性連接輸入部及輸入部的電源；其中，第一電流鏡比等于第二電流鏡比，第一輸出阻抗等于第二輸出阻抗，以避免產(chǎn)生偏置電壓。
文檔編號H03F3/45GK103023446SQ20121010478
公開日2013年4月3日 申請日期2012年4月6日 優(yōu)先權(quán)日2011年9月27日
發(fā)明者林柏志 申請人:聯(lián)合聚晶股份有限公司