專利名稱：負(fù)向電壓轉(zhuǎn)換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別涉及一種負(fù)向電壓轉(zhuǎn)換電路。
背景技術(shù)：
集成電路在運(yùn)作過程中，通常需要不同的電壓，而電路的輸入電壓通常為單一的或者是有限的，因此，在電路設(shè)計(jì)中就需要把輸入電壓轉(zhuǎn)換為不同的正向電壓或者負(fù)向電壓的電路。電平轉(zhuǎn)換電路被廣泛應(yīng)用于各種接口電路及輸入輸出單元中來實(shí)現(xiàn)電平的邏輯轉(zhuǎn)換。圖I示出了現(xiàn)有技術(shù)中的一種典型的負(fù)向電壓轉(zhuǎn)換電路。如圖I所示，所述負(fù)向電壓轉(zhuǎn)換電路包括第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第一 NMOS管NI、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5。具體地，所述第一 PMOS管Pl和第一 NMOS管NI構(gòu)成反相器。所述第一 PMOS管Pl的源極連接正向電壓Vcg，漏極與第一 NMOS管NI的漏極在節(jié)點(diǎn)A連接，柵極與第一 NMOS管NI的柵極相連并連接電壓輸入端IN ’第一 NMOS管NI的源極接地Gnd。第二 PMOS管P2的柵極連接節(jié)點(diǎn)A，源極連接正向電壓Vcg，漏極與第二 NMOS管N2的漏極在節(jié)點(diǎn)B連接；第二NMOS管N2的源極連接負(fù)向電壓Vn，柵極與第三NMOS管N3的漏極、第三PMOS管P3的漏極以及第四NMOS管N4的柵極在節(jié)點(diǎn)C連接；第三PMOS管P3的源極連接正向電壓Vcg，柵極連接電壓輸入端IN ;第三NMOS管N3的柵極連接節(jié)點(diǎn)B，源極連接負(fù)向電壓Vn ;第四NMOS管N4的源極連接負(fù)向電壓Vn，漏極連接電壓輸出端OUT ;第五NMOS管N5的柵極連接節(jié)點(diǎn)B，漏極連接電壓輸出端0UT，源極接地Gnd。下面對(duì)圖I所示的負(fù)向電壓轉(zhuǎn)換電路的工作原理做詳細(xì)說明。首先，假定所述電壓輸入端IN輸入的電壓范圍為0 3V ;正向電壓Vcg為1.8V ;負(fù)向電壓Vn為-7V。當(dāng)電壓輸入端IN輸入邏輯高電平“ I ”，例如3V時(shí)，所述第一 PMOS管Pl截止，第一NMOS管NI導(dǎo)通，從而使得由第一 PMOS管Pl和第一 NMOS管NI組成的反相器輸出邏輯低電平“0”，即節(jié)點(diǎn)A處的電壓為邏輯低電平“O”。此時(shí)，第三PMOS管P3截止；而第二 PMOS管P2上的柵極電壓為邏輯低電平“0”，所述第二 PMOS管P2導(dǎo)通，由于其源極連接正向電壓Vcg(I. 8V)，因此其漏極上的電壓，即節(jié)點(diǎn)B處的電壓為1.8V。因此，第五NMOS管N5的柵極電壓即為I. 8V，所述第五NMOS管N5導(dǎo)通，使得其漏極上的電壓為0V，即此時(shí)電壓輸出端OUT的輸出電壓為0V。當(dāng)電壓輸入端IN輸入邏輯低電平“0”，例如OV時(shí)，所述第一 PMOS管Pl導(dǎo)通，第一 NMOS管NI截止，從而使得由第一 PMOS管Pl和第一 NMOS管NI組成的反相器輸出邏輯高電平“ I ”，即節(jié)點(diǎn)A處的電壓為邏輯高電平“ I ”。此時(shí)第二 PMOS管P2截止，第三PMOS管P3導(dǎo)通，由于所述第三PMOS管P3的源極連接正向電壓Vcg(l. 8V)，因此其漏極上的電壓，即節(jié)點(diǎn)C處的電壓為1.8V。因此，第四NMOS管N4的柵極電壓為I. 8V，所述第四NMOS管N4導(dǎo)通，由于其源極連接負(fù)向電壓Vn (-7V)，使得其漏極上的電壓為-7V，即此時(shí)電壓輸出端OUT的輸出電壓為-7V。
該負(fù)向電壓轉(zhuǎn)換電路在電壓輸入端IN輸入3V時(shí)，電壓輸入端OUT的輸出電壓為OV ;而在電壓輸入端IN輸入OV時(shí)，電壓輸入端OUT的輸出電壓為-7V，從而實(shí)現(xiàn)了負(fù)向電壓的轉(zhuǎn)換。然而，在圖I所示的負(fù)向電壓轉(zhuǎn)換電路中，MOS管的各極之間需承受較大的電壓差，容易導(dǎo)致MOS管被擊穿。以第三PMOS管P3為例，當(dāng)電壓輸入端IN輸入邏輯高電平“1”，例如3V時(shí)，由于節(jié)點(diǎn)B處的電壓為1.8V，因此第三NMOS管N3的柵極電壓為I. 8V，從而使得所述第三NMOS管N3導(dǎo)通，由于所述第三NMOS管N3的源極連接負(fù)向電壓Vn (-7V)，因此此時(shí)其漏極上的電壓，即節(jié)點(diǎn)C處的電壓為-7V。此時(shí)所述第三PMOS管P3的漏極電壓即為-7V，其源極電壓為I. 8V，因此，所述第三PMOS管P3的漏極與源極之間的電壓差為-8. 8V，此電壓差臨近MOS管的擊穿電壓(通常PMOS管的擊穿電壓為-9V)，因此容易導(dǎo)致第三PMOS管P3被擊穿。另一方面，圖I中的負(fù)向電壓轉(zhuǎn)換電路中的正向電壓Vcg為I. 8V，而電路中的外部電源通常只提供單一的如3V的電壓，那么該正向電壓Vcg就需要由電壓調(diào)節(jié)電路來實(shí)現(xiàn)，這樣就增加了電路的面積，不利于電路的集成。因此，如何避免MOS管被擊穿以提高電路的可靠性以及提高電路的集成性就成為本領(lǐng)域技術(shù)人員亟待解決的問題之一。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種負(fù)向電壓轉(zhuǎn)換電路，以有效地避免MOS管被擊穿并且有效地提聞電路的集成性。為解決上述問題，本發(fā)明提供一種負(fù)向電壓轉(zhuǎn)換電路，包括電壓鉗位電路和輸出電路；所述電壓鉗位電路，連接正向電壓和負(fù)向電壓，用于根據(jù)接收到的第一輸入信號(hào)和第二輸入信號(hào)輸出鉗位于所述正向電壓或負(fù)電電壓的輸出電壓；當(dāng)所述第一輸入信號(hào)為高電平且所述第二輸入信號(hào)為低電平時(shí)，所述電壓鉗位電路輸出鉗位于所述負(fù)向電壓的輸出電壓；當(dāng)所述第一輸入信號(hào)為低電平且所述第二輸入信號(hào)為高電平，或者所述第一輸入信號(hào)和所述第二輸入信號(hào)均為低電平時(shí)，所述電壓鉗位電路輸出電壓鉗位于所述正向電壓的輸出電壓；所述輸出電路，連接所述電壓鉗位電路，用于根據(jù)所述電壓鉗位電路的輸出電壓輸出與所述負(fù)向電壓相應(yīng)的電壓；其中，所述正向電壓在負(fù)向電壓下降至預(yù)設(shè)電壓值時(shí)由第一電壓值轉(zhuǎn)換為第二電壓值；所述第二電壓值等于0V，且所述第一電壓值大于所述第二電壓值?？蛇x地，所述電壓鉗位電路包括第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第一 NMOS管和第二 NMOS管；其中，所述第一 PMOS管的源極連接正向電壓，漏極連接第一節(jié)點(diǎn)，作為所述電壓鉗位電路的輸出端，用于輸出鉗位于所述正向電壓或所述負(fù)向電壓的輸出電壓，其柵極作為第一輸入端，用于接收第一輸入信號(hào)；所述第二 PMOS管的源極連接正向電壓，漏極連接第二節(jié)點(diǎn)，柵極作為第二輸入端，用于接收第二輸入信號(hào)；所述第三PMOS管的源極連接正向電壓，漏極與第一 NMOS管的漏極共同連接至第一節(jié)點(diǎn)，柵極與第一NMOS管的柵極共同連接至第二節(jié)點(diǎn)；所述第一NMOS管的源極連接負(fù)向電壓；所述第四PMOS管的源極連接正向電壓，漏極與第二NMOS管的漏極共同連接至第一節(jié)點(diǎn)，柵極與第二 NMOS管的柵極共同連接至第二節(jié)點(diǎn)；第二 NMOS管的源極連接負(fù)向電壓?？蛇x地，所述輸出電路包括第五PMOS管和第三NMOS管；其中，所述第五PMOS管的源極接地，柵極與第三NMOS管的柵極相連且均連接至所述電壓鉗位電路的輸出端，漏極與第三NMOS管的漏極相連并作為所述負(fù)向電壓轉(zhuǎn)換電路的輸出端；所述第三NMOS管的源極連接負(fù)向電壓。可選地，所述預(yù)設(shè)電壓值的范圍包括-2V -5V ;所述第一電壓值范圍為2. 5V 3. 6V ;所述負(fù)向電壓范圍為-4 V -10V?？蛇x地，所述預(yù)設(shè)電壓值為-4V。可選地，所述負(fù)向電壓轉(zhuǎn)換電路還包括第一控制電路，用于控制所述正向電壓的時(shí)序，使其在負(fù)向電壓下降至預(yù)設(shè)電壓值時(shí)由第一電壓值轉(zhuǎn)換為第二電壓值?？蛇x地，所述第一控制電路包括電壓檢測(cè)電路和選擇電路；所述電壓檢測(cè)電路的輸入端連接所述負(fù)向電壓，輸出端連接所述選擇電路的控制端；所述選擇電路的第一輸入端連接電源電壓，第二輸入端接地，輸出端輸出所述正向電壓。可選地，當(dāng)所述電壓檢測(cè)電路檢測(cè)到所述負(fù)向電壓大于預(yù)設(shè)電壓值時(shí)，輸出低電平電壓；所述選擇電路根據(jù)接收到的所述低電平電壓將電源電壓輸出；當(dāng)所述電壓檢測(cè)電路檢測(cè)到所述負(fù)向電壓小于或等于預(yù)設(shè)電壓值時(shí)，輸出高電平電壓；所述選擇電路根據(jù)接收到的所述高電平電壓將OV電壓輸出。可選地，所述預(yù)設(shè)電壓值的范圍為-2V -5V?？蛇x地，所述預(yù)設(shè)電壓值為-4V?？蛇x地，所述第一輸入信號(hào)和第二輸入信號(hào)的時(shí)序均關(guān)聯(lián)于輸入信號(hào)和所述電壓檢測(cè)電路的輸出信號(hào)。可選地，所述負(fù)向電壓轉(zhuǎn)換電路還包括第二控制電路，所述第二控制電路包括第一或非電路和第二或非電路；所述第一或非電路的第一輸入端用于接收輸入信號(hào)，第二輸入端用于接收所述電壓檢測(cè)電路的輸出信號(hào)，輸出端用于輸出第一輸入信號(hào)；所述第二或非電路的第一輸入端連接所述第一或非電路的輸出端，用于接收所述第一輸入信號(hào)，其第二輸入端用于接收所述電壓檢測(cè)電路的輸出信號(hào)，輸出端用于輸出第二輸入信號(hào)?？蛇x地，所述電壓檢測(cè)電路的輸出信號(hào)與所述輸入信號(hào)的時(shí)序相關(guān)，當(dāng)所述輸入信號(hào)由低電平轉(zhuǎn)換為高電平之后，所述電壓檢測(cè)電路的輸出信號(hào)由低電平轉(zhuǎn)換為高電平，且所述電壓檢測(cè)電路的輸出信號(hào)的狀態(tài)翻轉(zhuǎn)比所述輸入信號(hào)的狀態(tài)翻轉(zhuǎn)延遲?？蛇x地，所述負(fù)向電壓轉(zhuǎn)換電路中的MOS管均采用深阱工藝形成。與現(xiàn)有技術(shù)相比，本發(fā)明的負(fù)向電壓轉(zhuǎn)換電路至少具有以下優(yōu)點(diǎn)I)在本發(fā)明的負(fù)向電壓轉(zhuǎn)換電路中，所述正向電壓在負(fù)向電壓下降至預(yù)設(shè)電壓值時(shí)由第一電壓轉(zhuǎn)換為第二電壓值，所述第一電壓值大于所述第二電壓值。隨著負(fù)向電壓的不斷降低，在所述負(fù)向電壓小于預(yù)設(shè)電壓值時(shí)，使正向電壓進(jìn)行翻轉(zhuǎn)(即使得正向電壓變小)，這樣就使得該負(fù)向電壓轉(zhuǎn)換電路中各MOS管的各極間承受的電壓值降低，從而有效地避免了各MOS管被擊穿的問題，進(jìn)而有效地提高了該電路的可靠性。2)可選方案中，所述正向電壓的第一電壓值為范圍為2. 5V 3. 6V,第二電壓值為OV0在電路設(shè)計(jì)時(shí)，電源電壓一般為3V，因此所述正向電壓不再需要通過電壓轉(zhuǎn)換器對(duì)電源電壓進(jìn)行轉(zhuǎn)換，從而有效地簡(jiǎn)化了電路，節(jié)省了電路的面積，進(jìn)而有效地提高了電路的集成性。


圖I是現(xiàn)有技術(shù)中負(fù)向電壓轉(zhuǎn)換電路的一種實(shí)施例的示意圖； 圖2是本發(fā)明負(fù)向電壓轉(zhuǎn)換電路的結(jié)構(gòu)示意圖；圖3是本發(fā)明負(fù)向電壓轉(zhuǎn)換電路的一種實(shí)施例的示意圖；圖4是本發(fā)明負(fù)向電壓轉(zhuǎn)換電路中第一控制電路的示意圖；圖5是本發(fā)明負(fù)向電壓轉(zhuǎn)換電路中第二控制電路的示意圖；圖6是本發(fā)明中電壓檢測(cè)電路的輸出信號(hào)與輸入信號(hào)之間的時(shí)序圖；圖7是本發(fā)明負(fù)向電壓轉(zhuǎn)換電路中各個(gè)信號(hào)的時(shí)序圖。
具體實(shí)施例方式由背景技術(shù)可知，現(xiàn)有技術(shù)的負(fù)向電壓轉(zhuǎn)換電路中容易導(dǎo)致MOS管被擊穿，從而影響電路的可靠性。并且，現(xiàn)有技術(shù)中的負(fù)向轉(zhuǎn)換電路還需要電壓轉(zhuǎn)換器進(jìn)行電壓轉(zhuǎn)換，以達(dá)到負(fù)向電壓電路中的正向電壓Vcg，從而也使得電路的面積較大，不利于電路的集成。本發(fā)明的負(fù)向電壓轉(zhuǎn)換電路，當(dāng)負(fù)向電壓下降至預(yù)設(shè)電壓值時(shí)，正向電壓由第一電壓值降至第二電壓值，從而降低了該電路中MOS管的各極間所需承受的電壓值，避免了MOS管被擊穿，進(jìn)而提高了該電路的可靠性。另一方面，所述正向電壓的第一電壓值為3V，因此，不需要再通過電壓轉(zhuǎn)換器進(jìn)行電壓轉(zhuǎn)換，從而也減小了電路的面積，提高了該電路的集成性。為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說明。在以下描述中闡述了具體細(xì)節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不同于在此描述的其它方式來實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣。因此本發(fā)明不受下面公開的具體實(shí)施方式
的限制。圖2示出了本發(fā)明負(fù)向電壓轉(zhuǎn)換電路的結(jié)構(gòu)示意圖。參考圖2，所述負(fù)向電壓轉(zhuǎn)換電路包括電壓鉗位電路10和輸出電路20。所述電壓鉗位電路10連接正向電壓Vcgbias和負(fù)向電壓Vneg,且其第一輸入端接收第一輸入信號(hào)ENB，第二輸入端接收第二輸入信號(hào)ENI ;當(dāng)所述第一輸入信號(hào)ENB為高電平且所述第二輸入信號(hào)ENI為低電平時(shí)，所述電壓鉗位電路10輸出鉗位于所述負(fù)向電壓Vneg的輸出電壓；當(dāng)所述第一輸入信號(hào)ENB為低電平且所述第二輸入信號(hào)ENI為高電平，或者所述第一輸入信號(hào)ENB和所述第二輸入信號(hào)ENI均為低電平時(shí),所述電壓鉗位電路10輸出電壓鉗位于所述正向電壓Vcgbias的輸出電壓；所述輸出電路20，連接所述電壓鉗位電路10，用于根據(jù)所述電壓鉗位電路10的輸出電壓輸出與所述負(fù)向電壓Vneg相應(yīng)的電壓Vout ；
其中，所述正向電壓Vcgbias在負(fù)向電壓Vneg下降至預(yù)設(shè)電壓值時(shí)由第一電壓值轉(zhuǎn)換為第二電壓值；所述第二電壓值等于0V，且所述第一電壓值大于所述第二電壓值。具體地，所述預(yù)設(shè)電壓值的范圍包括-2V -5V ;所述第一電壓值范圍為2. 5V
3.6V ;所述負(fù)向電壓范圍為-4V -10V。在本實(shí)施例中，所述預(yù)設(shè)電壓值可以為-4V。圖3示出了本發(fā)明負(fù)向電壓轉(zhuǎn)換電路的一種實(shí)施例的示意圖。參考圖3所示，所述負(fù)電電壓轉(zhuǎn)換電路包括電壓鉗位電路10和輸出電路20。所述電壓鉗位電路10包括第一 PMOS管PlI、第二 PMOS管P12、第三PMOS管P13、第四 PMOS 管 P14、第一 NMOS 管 Nll 和第二 NMOS 管 N12其中，所述第一 PMOS管Pll的源極連接正向電壓Vcgbias，漏極連接第一節(jié)點(diǎn)D，作為所述電壓鉗位電路10的輸出端，柵極作為第一輸入端，用于接收第一輸入信號(hào)ENB。所述第二 PMOS管P12的源極連接正向電壓Vcgbias，漏極連接第二節(jié)點(diǎn)E，柵極作為第二輸入端，用于接收第二輸入信號(hào)ENI。所述第三PMOS管P13的源極連接正向電壓Vcgbias，漏極與第一 NMOS管Nll的漏極共同連接至第二節(jié)點(diǎn)E，柵極與第一 NMOS管Nll的柵極共同連接至第一節(jié)點(diǎn)D ;所述第一 NMOS管Nll的源極連接負(fù)向電壓Vneg;所述第四PMOS管P14的源極連接正向電壓Vcgbias，漏極與第二 NMOS管N12的漏極共同連接至第一節(jié)點(diǎn)D，柵極與第二 NMOS管N12的柵極共同連接至第二節(jié)點(diǎn)E ;第二 NMOS管N12的源極連接負(fù)向電壓Vneg。所述輸出電路20包括第五PMOS管P15和第三NMOS管N13 ;所述第五PMOS管P15的源極接地GND，柵極與第三NMOS管N13的柵極共同連接至第一節(jié)點(diǎn)D，漏極與第三NMOS管N13的漏極相連并作為所述負(fù)向電壓轉(zhuǎn)換電路的輸出端，用于輸出電壓Vout ;所述第三NMOS管N13的源極連接負(fù)向電壓Vneg。在本實(shí)施例中,所述正向電壓Vcgbias在負(fù)向電壓Vneg下降至預(yù)設(shè)電壓值時(shí)由第一電壓值轉(zhuǎn)換為第二電壓值；所述第二電壓值等于0V，且所述第一電壓值大于所述第二電壓值。 具體地，所述負(fù)向電壓Vneg的電壓范圍為-4V -10V，例如在本實(shí)施例中，可以為0 -7V,且所述負(fù)向電壓Vneg逐漸從OV下降至-7V。所述正向電壓Vcgbias的第一電壓值范圍為2. 5V 3. 6V，例如可以為3V。所述第二電壓值范圍為0V。其中，所述預(yù)設(shè)電壓值可以為-2V -5V，例如，可以為-2V、-3V、-4V、-5V等等。在本實(shí)施例中，所述預(yù)設(shè)電壓值為-4V。需要說明的是，上述關(guān)于各個(gè)電壓值的范圍僅為舉例說明，其不應(yīng)限制本發(fā)明的保護(hù)范圍。另外，可選地，本實(shí)施例中的各個(gè)MOS管均采用深阱工藝形成。采用深阱工藝形成的MOS管會(huì)在P-N結(jié)之間產(chǎn)生寄生二極管。具體地，參考圖3，以第二 NMOS管N12為例，所述第一二極管Dl和第二二極管D2即為所述第二 NMOS管N12的寄生二極管，所述第一二極管Dl與所述第二二極管D2相對(duì)。在本實(shí)施例中，所述第一二極管Dl和第二二極管D2的正極均連接電源電壓VDD，所述第二二極管D2的負(fù)極接地GND。通過這樣的連接方式，就使得所述第一二極管Dl和第二二極管D2均處于截止?fàn)顟B(tài)，從而就避免了漏電流的產(chǎn)生。在本實(shí)施例中，所述正向電壓Vcgbias可以由所述電源電壓VDD提供。當(dāng)然,其不應(yīng)限制本發(fā)明的保護(hù)范圍。 在本實(shí)施例中，所述負(fù)向電壓轉(zhuǎn)換電路還可以包括第一控制電路，用于控制所述正向電壓的時(shí)序，使其在負(fù)向電壓下降至預(yù)設(shè)電壓值時(shí)由第一電壓值轉(zhuǎn)換為第二電壓值。圖4示出了所述第一控制電路的示意圖。參考圖4，所述第一控制電路包括電壓檢測(cè)電路30和選擇電路40。其中，所述選擇電路40包括第一輸入端、第二輸入端、控制端和輸出端。所述電壓檢測(cè)電路30的輸入端連接所述負(fù)向電壓Vneg，輸出端連接所述選擇電路40的控制端，用于將輸出信號(hào)LVEN傳輸至所述選擇電路40的控制端。所述選擇電路40的第一輸入端連接電源電壓VDD，第二輸入端接地GND，輸出端輸出所述正向電壓Vcgbias。 其中，當(dāng)所述電壓檢測(cè)電路30檢測(cè)到所述負(fù)向電壓Vneg大于預(yù)設(shè)電壓值時(shí)，其輸出端的輸出信號(hào)LVEN為低電平電壓；所述選擇電路40根據(jù)接收到的所述低電平電壓將電源電壓VDD輸出。當(dāng)所述電壓檢測(cè)電路30檢測(cè)到所述負(fù)向電壓Vneg小于或等于預(yù)設(shè)電壓值時(shí)，其輸出端的輸出信號(hào)LVEN為高電平電壓；所述選擇電路40根據(jù)接收到的所述高電平電壓將OV電壓(即接地GND的電壓)輸出。具體地，所述預(yù)設(shè)電壓值的范圍可以為-2V -5V，例如，可以為-2V、-3V、-4V、-5V等等。在本實(shí)施例中，所述預(yù)設(shè)電壓值為-4V。所述電壓檢測(cè)電路30輸出端輸出的低電平電壓可以為0V，高電平電壓可以為3V。所述電源電壓VDD的電壓值可以為3V。需要說明的是，上述關(guān)于各個(gè)電壓值的列舉僅為舉例說明，其不應(yīng)限制本發(fā)明的保護(hù)范圍。通過所述第一控制電路,使得所述正向電壓Vcgbias的時(shí)序與所述負(fù)向電壓Vneg的時(shí)序相關(guān)聯(lián)。也就是說，在本實(shí)施例中，當(dāng)所述負(fù)向電壓Vneg從OV下降至-4V的過程中，所述正向電壓Vcgbias為電源電壓VDD (即3V);而當(dāng)所述負(fù)向電壓Vneg小于或者等于-4V時(shí)，所述正向電壓Vcgbias為0V。所述電壓檢測(cè)電路30和所述選擇電路40均可以采用現(xiàn)有技術(shù)的電路結(jié)構(gòu)來實(shí)現(xiàn)，其對(duì)于本領(lǐng)域技術(shù)人員所熟知，故在此不再贅述。當(dāng)然，在其他實(shí)施例中，還可以采用其他方式來實(shí)現(xiàn)所述正向電壓Vcgbias與負(fù)向電壓Vneg之間的時(shí)序關(guān)聯(lián)。在本實(shí)施例中，所述負(fù)向電壓轉(zhuǎn)換電路還可以包括第二控制電路。所述第二控制電路用于使所述負(fù)向電壓轉(zhuǎn)換電路的第一輸入信號(hào)ENB的時(shí)序與第二輸入信號(hào)ENI的時(shí)序相關(guān)，且均關(guān)聯(lián)于輸入信號(hào)和所述電壓檢測(cè)電路30的輸出信號(hào)LVEN。圖5示出了所述第二控制電路的示意圖。參考圖5，所述第二控制電路包括第一或非電路50和第二或非電路60。所述第一或非電路50的第一輸入端用于接收輸入信號(hào)EN,第二輸入端用于接收所述電壓檢測(cè)電路30的輸出信號(hào)LVEN,輸出端用于輸出第一輸入信號(hào)ENB。所述第二或非電路60的第一輸入端連接所述第一或非電路50的輸出端,用于接收所述第一輸入信號(hào)ENB,其第二輸入端用于接收所述電壓檢測(cè)電路30的輸出信號(hào)LVEN,輸出端用于輸出第二輸入信號(hào)ENI。在本實(shí)施例中，所述電壓檢測(cè)電路30的輸出信號(hào)LVEN的時(shí)序關(guān)聯(lián)于所述輸入信號(hào)EN的時(shí)序，當(dāng)所述輸入信號(hào)EN由低電平(例如0V)轉(zhuǎn)換為高電平(例如3V)之后，所述電壓檢測(cè)電路30的輸出信號(hào)LVEN由低電平(例如0V)轉(zhuǎn)換為高電平(例如3V)。圖6示出了所述電壓檢測(cè)電路的輸出信號(hào)與輸入信號(hào)之間的一種時(shí)序圖。參考圖6，所述電壓檢測(cè)電路30的輸出信號(hào)LVEN的上升沿晚于所述輸入信號(hào)EN的上升沿出現(xiàn)，換句話說，在所述輸入信號(hào)EN的上升沿出現(xiàn)后的T時(shí)刻，所述電壓檢測(cè)電路30的輸出信號(hào)LVEN的上升沿才出現(xiàn)。這樣就保證了當(dāng)所述輸入信號(hào)EN為邏輯低電平(例如0V)時(shí)，所述電壓檢測(cè)電路30的輸出信號(hào)LVEN為低電平電壓(例如0V)。下面結(jié)合附圖5對(duì)所述第二控制電路的工作原理做詳細(xì)說明。當(dāng)輸入信號(hào)EN為邏輯低電平(例如 0V)時(shí)，所述電壓檢測(cè)電路30的輸出信號(hào)LVEN也為邏輯低電平(例如0V)，經(jīng)過所述第一或非電路50后，輸出的第一輸入信號(hào)ENB為邏輯高電平(例如3V);再經(jīng)過所述第二或非電路60后，輸出的第二輸入信號(hào)ENI為邏輯低電平(例如0V)。當(dāng)輸入信號(hào)EN變?yōu)檫壿嫺唠娖?例如3V)，并且所述電壓檢測(cè)電路30的輸出信號(hào)LVEN仍為邏輯低電平(例如0V)時(shí)，所述第一或非電路50的輸出信號(hào)，即所述第一輸入信號(hào)ENB為邏輯低電平(例如0V);而由于此時(shí)所述第二或非電路60的第二輸入端也為邏輯低電平(例如0V)，因此，所述第二或非電路60輸出信號(hào)，即所述第二輸入信號(hào)ENI為邏輯高電平(例如3V)。當(dāng)輸入信號(hào)EN與所述電壓檢測(cè)電路30的輸出信號(hào)LVEN均為邏輯高電平(例如3V)時(shí)，所述第一或非電路50的輸出信號(hào)，即所述第一輸入信號(hào)ENB為邏輯低電平(例如0V);所述第二或非電路60的輸出信號(hào)，即所述第二輸入信號(hào)ENI為邏輯低電平(例如0V)。圖7示出了本發(fā)明負(fù)向電壓轉(zhuǎn)換電路中各個(gè)信號(hào)的時(shí)序圖。下面再結(jié)合圖3 圖7對(duì)本發(fā)明負(fù)向電壓轉(zhuǎn)換電路的工作原理做詳細(xì)說明。在第一階段，所述負(fù)向電壓Vneg小于OV且大于-4V。為了方便說明，假定其在第一時(shí)刻的電壓值為-2V。經(jīng)過電壓檢測(cè)電路30，輸出信號(hào)LVEN為0V，再經(jīng)過選擇電路40，輸出正向電壓Vcgbias為3V。此時(shí)的輸入信號(hào)EN也為0V，則所述第一或非電路50的兩個(gè)輸入端均接收到OV的信號(hào)(即輸入信號(hào)EN與電壓檢測(cè)電路30的輸出信號(hào)LVEN均為0V),那么所述第一或非電路50輸出的第一輸入信號(hào)ENB即為3V,從而所述第二或非電路60輸出的第二輸入信號(hào)ENI 為 OV0再參考圖3所示，在第一時(shí)刻時(shí)，所述第一 PMOS管Pll的柵極接收的第一輸入信號(hào)ENB為3V，其源極連接的正向電壓Vcgbias也為3V，因此，所述第一輸入PMOS管Pll截止。而所述第二 PMOS管P12的柵極接收的第二輸入信號(hào)ENI為0V，其源極連接的正向電壓Vcgbias為3V。因此，所述第二 PMOS管P12導(dǎo)通，從而使得第二節(jié)點(diǎn)E的電壓為3V。所述第二 NMOS管N12的柵極電壓為3V，而其源極連接的所述負(fù)向電壓Vneg為-2V，因此，所述第二 NMOS管N12導(dǎo)通，從而使得其漏極電壓，也即第一節(jié)點(diǎn)D點(diǎn)的電壓為-2V。在第一時(shí)刻時(shí)，所述第三NMOS管N13的柵極電壓及源極電壓均為_2V，因此，所述第三NMOS管NI3截止。而所述第五PMOS管P15導(dǎo)通，從而使得其漏極電壓為OV，即該負(fù)向電壓轉(zhuǎn)換電路的輸出電壓Vout為OV。 在第二階段，所述負(fù)向電壓Vneg繼續(xù)降低且仍大于_4V。為了方便說明，假定其第二時(shí)刻的電壓值為-3V。經(jīng)過電壓檢測(cè)電路30，輸出信號(hào)LVEN為0V，再經(jīng)過選擇電路40，輸出正向電壓Vcgbias為3V。
此時(shí)的輸入信號(hào)EN變?yōu)?V，則所述第一或非電路50輸出的第一輸入信號(hào)ENB變?yōu)?V，從而所述第二或非電路60輸出的第二輸入信號(hào)ENI變?yōu)?V。再參考圖3所示，在第二時(shí)刻時(shí)，所述第二 PMOS管P12的柵極接收的第二輸入信號(hào)ENI為3V，其源極連接的正向電壓Vcgbias也為3V，因此，所述第二輸入PMOS管P12截止。而所述第一 PMOS管Pll的柵極接收的第一輸入信號(hào)ENB為0V，其源極連接的正向電壓Vcgbias為3V，因此，所述第一 PMOS管Pll導(dǎo)通。從而使得第一節(jié)點(diǎn)D的電壓為3V，此時(shí)所述第五PMOS管P15截止。而所述第三NMOS管N13的柵極電壓為3V，而其源極連接的所述負(fù)向電壓Vneg為-3V，因此，所述第三NMOS管N13導(dǎo)通，從而使得其漏極電壓，也即該負(fù)向電壓的輸出電壓Vout為-3V。在第二時(shí)刻，所述第一 NMOS管NI I也處于導(dǎo)通狀態(tài)，因此，所述第二節(jié)點(diǎn)E的電壓為-3V。在第三階段，所述負(fù)向電壓Vneg的電壓小于或等于_4V且大于或等于-7V。為了方便說明，假定其在第三時(shí)刻的電壓值為-4V。經(jīng)過電壓檢測(cè)電路30，輸出信號(hào)LVEN為3V，再經(jīng)過選擇電路40，輸出正向電壓Vcgbias為0V。此時(shí)的輸入信號(hào)EN變?yōu)?V，則所述第一或非電路50輸出的第一輸入信號(hào)ENB變?yōu)?V。由于所述第二或非電路60的第二輸入端接收到的信號(hào)為3V(即電壓檢測(cè)電路30的輸出信號(hào)LVEN為3V)，因此，所述第二或非電路60輸出的第二輸入信號(hào)ENI也為0V。再參考圖3所示，在第三時(shí)刻時(shí)，所述第一 PMOS管Pll和第二 PMOS管P12的柵極以及源極電壓均變?yōu)?V。但是由于在第二階段時(shí)，所述第一 NMOS管Nll為導(dǎo)通狀態(tài)，且第一節(jié)點(diǎn)D的電壓為3V。而在第三時(shí)刻時(shí)，所述第一 NMOS管Nll的柵極電壓不會(huì)發(fā)生突變，其仍處于導(dǎo)通狀態(tài)。也就是說，所述第一節(jié)點(diǎn)D的電壓被鉗位至3V，因此，在第三時(shí)刻時(shí)，所述第三NMOS管N13導(dǎo)通，其漏極的電壓，即該負(fù)向電壓轉(zhuǎn)換電路的輸出電壓Vout為-4V。同理，在第三階段的第四時(shí)刻，所述負(fù)向電壓Vneg的電壓值為-7V時(shí)，所述負(fù)向電壓轉(zhuǎn)換電路的輸出電壓Vout為-7V。綜上，當(dāng)輸入信號(hào)EN為OV時(shí)，所述負(fù)向電壓轉(zhuǎn)換電路的輸出電壓Vout為0V，而隨著負(fù)向電壓Vneg的不斷降低,且輸入信號(hào)EN變?yōu)?V時(shí),所述負(fù)向電壓轉(zhuǎn)換電路的輸出電壓Vout也不斷降低，如前述說明中的-3V，降至-4V，最后達(dá)到-7V。這樣，該電路就實(shí)現(xiàn)負(fù)向電壓的轉(zhuǎn)換。需要說明的是，在本實(shí)施例中，所述正向電壓Vcgbias與負(fù)向電壓Vneg的時(shí)序相關(guān)。當(dāng)所述負(fù)向電壓Vneg下降至預(yù)定電壓值,例如-4V時(shí),所述正向電壓Vcgbias的電壓值發(fā)生翻轉(zhuǎn)，即從3V變?yōu)?V。這樣就降低了該電路中各MOS管的各極間承受的電壓，有效地避免了各MOS管被擊穿的問題，從而有效地提高了該電路的可靠性。以第一 PMOS管Pll為例，在第一時(shí)刻時(shí)，所述第一 PMOS管Pll的柵極和源極電壓均為3V，其漏極電壓(即第一節(jié)點(diǎn)D的電壓)為-2V。因此，所述第一 PMOS管Pll的漏極與源極之間的電壓即為-5V，該電壓遠(yuǎn)遠(yuǎn)小于其擊穿電壓(-9V)。因此，避免了第一 PMOS管Pll被擊穿。另外，該負(fù)向電壓轉(zhuǎn)換電路中的正向電壓Vcgbias的電壓值為OV或者3V。由于電源電壓即為3V，因此，所述正向電壓Vcgbias可以直接采用電源電壓，而不再需要通過電壓轉(zhuǎn)換器對(duì)電源電壓進(jìn)行轉(zhuǎn)換。這樣就簡(jiǎn)化了電路結(jié)構(gòu)，且有效地減小了電路的面積，從而提高了該電路的集成性。本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出可能的變動(dòng)和、修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
權(quán)利要求
1.一種負(fù)向電壓轉(zhuǎn)換電路,其特征在于,包括電壓鉗位電路和輸出電路； 所述電壓鉗位電路，連接正向電壓和負(fù)向電壓，用于根據(jù)接收到的第一輸入信號(hào)和第二輸入信號(hào)輸出鉗位于所述正向電壓或負(fù)電電壓的輸出電壓；當(dāng)所述第一輸入信號(hào)為高電平且所述第二輸入信號(hào)為低電平時(shí)，所述電壓鉗位電路輸出鉗位于所述負(fù)向電壓的輸出電壓；當(dāng)所述第一輸入信號(hào)為低電平且所述第二輸入信號(hào)為高電平，或者所述第一輸入信號(hào)和所述第二輸入信號(hào)均為低電平時(shí)，所述電壓鉗位電路輸出電壓鉗位于所述正向電壓的輸出電壓； 所述輸出電路，連接所述電壓鉗位電路，用于根據(jù)所述電壓鉗位電路的輸出電壓輸出與所述負(fù)向電壓相應(yīng)的電壓； 其中，所述正向電壓在負(fù)向電壓下降至預(yù)設(shè)電壓值時(shí)由第一電壓值轉(zhuǎn)換為第二電壓值；所述第二電壓值等于0V，且所述第一電壓值大于所述第二電壓值。
2.如權(quán)利要求I所述的負(fù)向電壓轉(zhuǎn)換電路，其特征在于，所述電壓鉗位電路包括第一PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第一 NMOS管和第二 NMOS管；其中， 所述第一 PMOS管的源極連接正向電壓，漏極連接第一節(jié)點(diǎn)，作為所述電壓鉗位電路的輸出端，用于輸出鉗位于所述正向電壓或所述負(fù)向電壓的輸出電壓，其柵極作為第一輸入端，用于接收第一輸入信號(hào)； 所述第二 PMOS管的源極連接正向電壓，漏極連接第二節(jié)點(diǎn)，柵極作為第二輸入端，用于接收第二輸入信號(hào)； 所述第三PMOS管的源極連接正向電壓，漏極與第一 NMOS管的漏極共同連接至第一節(jié)點(diǎn)，柵極與第一 NMOS管的柵極共同連接至第二節(jié)點(diǎn)；所述第一 NMOS管的源極連接負(fù)向電壓；所述第四PMOS管的源極連接正向電壓，漏極與第二 NMOS管的漏極共同連接至第一節(jié)點(diǎn)，柵極與第二 NMOS管的柵極共同連接至第二節(jié)點(diǎn)；第二 NMOS管的源極連接負(fù)向電壓。
3.如權(quán)利要求I所述的負(fù)向電壓轉(zhuǎn)換電路，其特征在于，所述輸出電路包括第五PMOS管和第三NMOS管；其中，所述第五PMOS管的源極接地，柵極與第三NMOS管的柵極相連且均連接至所述電壓鉗位電路的輸出端，漏極與第三NMOS管的漏極相連并作為所述負(fù)向電壓轉(zhuǎn)換電路的輸出端；所述第三NMOS管的源極連接負(fù)向電壓。
4.如權(quán)利要求I所述的負(fù)向電壓轉(zhuǎn)換電路，其特征在于，所述預(yù)設(shè)電壓值的范圍包括-2V -5V ;所述第一電壓值范圍為2. 5V 3. 6V ;所述負(fù)向電壓范圍為-4V -10V。
5.如權(quán)利要求4所述的負(fù)向電壓轉(zhuǎn)換電路，其特征在于，所述預(yù)設(shè)電壓值為-4V。
6.如權(quán)利要求I所述的負(fù)向電壓轉(zhuǎn)換電路，其特征在于，所述負(fù)向電壓轉(zhuǎn)換電路還包括第一控制電路，用于控制所述正向電壓的時(shí)序，使其在負(fù)向電壓下降至預(yù)設(shè)電壓值時(shí)由第一電壓值轉(zhuǎn)換為第二電壓值。
7.如權(quán)利要求6所述的負(fù)向電壓轉(zhuǎn)換電路，其特征在于，所述第一控制電路包括電壓檢測(cè)電路和選擇電路；所述電壓檢測(cè)電路的輸入端連接所述負(fù)向電壓，輸出端連接所述選擇電路的控制端；所述選擇電路的第一輸入端連接電源電壓，第二輸入端接地，輸出端輸出所述正向電壓。
8.如權(quán)利要求7所述的負(fù)向電壓轉(zhuǎn)換電路，其特征在于，當(dāng)所述電壓檢測(cè)電路檢測(cè)到所述負(fù)向電壓大于預(yù)設(shè)電壓值時(shí)，輸出低電平電壓；所述選擇電路根據(jù)接收到的所述低電平電壓將電源電壓輸出；當(dāng)所述電壓檢測(cè)電路檢測(cè)到所述負(fù)向電壓小于或等于預(yù)設(shè)電壓值時(shí)，輸出高電平電壓；所述選擇電路根據(jù)接收到的所述高電平電壓將OV電壓輸出。
9.如權(quán)利要求8所述的負(fù)向電壓轉(zhuǎn)換電路，其特征在于，所述預(yù)設(shè)電壓值的范圍為-2V -5V。
10.如權(quán)利要求9所述的負(fù)向電壓轉(zhuǎn)換電路，其特征在于，所述預(yù)設(shè)電壓值為-4V。
11.如權(quán)利要求7所述的負(fù)向電壓轉(zhuǎn)換電路,其特征在于,所述第一輸入信號(hào)和第二輸入信號(hào)的時(shí)序均關(guān)聯(lián)于輸入信號(hào)和所述電壓檢測(cè)電路的輸出信號(hào)。
12.如權(quán)利要求11所述的負(fù)向電壓轉(zhuǎn)換電路，其特征在于，所述負(fù)向電壓轉(zhuǎn)換電路還包括第二控制電路，所述第二控制電路包括第一或非電路和第二或非電路； 所述第一或非電路的第一輸入端用于接收輸入信號(hào)，第二輸入端用于接收所述電壓檢測(cè)電路的輸出信號(hào)，輸出端用于輸出第一輸入信號(hào)；所述第二或非電路的第一輸入端連接所述第一或非電路的輸出端，用于接收所述第一輸入信號(hào)，其第二輸入端用于接收所述電壓檢測(cè)電路的輸出信號(hào)，輸出端用于輸出第二輸入信號(hào)。
13.如權(quán)利要求12所述的負(fù)向電壓轉(zhuǎn)換電路，其特征在于，所述電壓檢測(cè)電路的輸出信號(hào)與所述輸入信號(hào)的時(shí)序相關(guān)，當(dāng)所述輸入信號(hào)由低電平轉(zhuǎn)換為高電平之后，所述電壓檢測(cè)電路的輸出信號(hào)由低電平轉(zhuǎn)換為高電平，且所述電壓檢測(cè)電路的輸出信號(hào)的狀態(tài)翻轉(zhuǎn)比所述輸入信號(hào)的狀態(tài)翻轉(zhuǎn)延遲。
14.如權(quán)利要求I所述的負(fù)向電壓轉(zhuǎn)換電路，其特征在于，所述負(fù)向電壓轉(zhuǎn)換電路中的MOS管均采用深阱工藝形成。
全文摘要
一種負(fù)向電壓轉(zhuǎn)換電路。該電路包括電壓鉗位電路和輸出電路；所述電壓鉗位電路連接正向電壓和負(fù)向電壓，用于根據(jù)接收到的第一輸入信號(hào)和第二輸入信號(hào)輸出鉗位于所述正向電壓或負(fù)向電壓的輸出電壓；所述輸出電路，連接所述電壓鉗位電路，用于根據(jù)所述電壓鉗位電路的輸出電壓輸出與所述負(fù)向電壓相應(yīng)的電壓；其中，所述正向電壓在負(fù)向電壓下降至預(yù)設(shè)電壓值時(shí)由第一電壓值轉(zhuǎn)換為第二電壓值；所述第二電壓值等于0V，且所述第一電壓值大于所述第二電壓值。本發(fā)明的負(fù)向電壓轉(zhuǎn)換電路有效地避免了各MOS管被擊穿，從而提高了該電路的可靠性；并且有效地減小了電路的面積，從而提高了其集成性。
文檔編號(hào)H03K19/0185GK102624376SQ20121008590
公開日2012年8月1日 申請(qǐng)日期2012年3月27日 優(yōu)先權(quán)日2012年3月27日
發(fā)明者楊光軍, 胡劍 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司