專利名稱：用于并聯(lián)布置的多個迭代解碼器的低延時simd架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實施例總體上涉及解碼器，特別地，涉及用于并聯(lián)布置的多個迭代解碼器的低延時SMD架構(gòu)。
背景技術(shù)：
這里提供的背景技術(shù)描述是為了總體上呈現(xiàn)公開內(nèi)容的背景的目的。當前具名的發(fā)明人的工作在這一背景技術(shù)部分中描述該工作的程度上以及該描述的可以在提交時未另外限定為現(xiàn)有技術(shù)的方面既未被明示地也未被暗示地承認為相對于本公開內(nèi)容的現(xiàn)有技術(shù)。許多形式的電子通信在操縱數(shù)據(jù)時使用迭代功能。例如，當在無線網(wǎng)絡(luò)中接收通信時，系統(tǒng)可以將迭代功能用于糾錯以幫助保證通信的數(shù)據(jù)的完整性。然而，在一些系統(tǒng)中，這些功能可能變成瓶頸的來源。瓶頸可能基于造成增加低效率的某些因素而出現(xiàn)。例如，不同通信信道可以具有不同信噪比。使用控制器的更少復(fù)雜性的系統(tǒng)在處理來自具有不同特性的信道的數(shù)據(jù)時遭遇加劇的延時。另一方面，盡管將單獨控制器用于每個信道可以減輕這一問題，但是消耗更多功率并且需要附加芯片空間以用于額外的控制器。因而，用于迭代解碼器的單控制器方式和多控制器方式二者受缺點困擾。

發(fā)明內(nèi)容
在一個實施例中，一種裝置包括被配置用于接收待解碼的數(shù)據(jù)的解碼器集合。該裝置還可以包括被配置用于單獨地控制每個解碼器以基于轉(zhuǎn)變點的出現(xiàn)啟動解碼序列的控制器。轉(zhuǎn)變點是針對解碼器集合迭代地出現(xiàn)并且基于解碼序列中的迭代的全局轉(zhuǎn)變。在一個實施例中，控制器被配置用于如果關(guān)聯(lián)緩沖器充滿則在轉(zhuǎn)變點從緩沖器向解碼器中移位數(shù)據(jù)的塊?？刂破鬟€可以被配置用于在與解碼器集合中的第一解碼器相關(guān)聯(lián)的緩沖器尚未從關(guān)聯(lián)信道接收輸入持續(xù)預(yù)定時間段時控制第一解碼器以在給定的轉(zhuǎn)變點出現(xiàn)時關(guān)停。另外，在一個實施例中，控制器被配置用于通過以下操作單獨地控制來自解碼器集合的每個解碼器:控制解碼器集合中的第一解碼器以在第一轉(zhuǎn)變點出現(xiàn)時啟動第一解碼序列并且在第一解碼器解碼之時控制解碼器集合中的第二解碼器以當在第一解碼序列中的在迭代之后出現(xiàn)的第二轉(zhuǎn)變點出現(xiàn)時啟動第二解碼序列。在一個實施例中，一種方法包括針對數(shù)據(jù)監(jiān)視與解碼器集合相關(guān)聯(lián)的信道集合。該方法包括單獨地控制來自解碼器集合的每個解碼器以在轉(zhuǎn)變點出現(xiàn)時啟動解碼序列，轉(zhuǎn)變點是針對解碼器集合迭代地出現(xiàn)并且基于解碼序列中的迭代的全局轉(zhuǎn)變。該方法包括單獨地控制每個解碼器以通過在一個轉(zhuǎn)變點向解碼器中移位數(shù)據(jù)的塊以啟動解碼序列來啟動解碼序列。該方法還包括在選擇的解碼器未從信道接收輸入持續(xù)預(yù)定時間段時并且在轉(zhuǎn)變點出現(xiàn)時控制選擇的解碼器關(guān)停。該方法包括通過以下操作控制來自解碼器集合的每個解碼器:控制解碼器集合中的第一解碼器以在第一轉(zhuǎn)變點出現(xiàn)時啟動第一解碼序列并且在第一解碼器解碼之時控制解碼器集合中的第二解碼器以當在第一解碼序列中的在迭代之后出現(xiàn)的第二轉(zhuǎn)變點出現(xiàn)時啟動第二解碼序列。在另一實施例中，一種集成電路包括解碼器集合，其中解碼器集合中的每個解碼器被配置用于從關(guān)聯(lián)信道接收待解碼的數(shù)據(jù)。該集成電路包括被配置用于單獨地控制來自解碼器集合的每個解碼器以在轉(zhuǎn)變點出現(xiàn)時啟動解碼序列的控制器，其中轉(zhuǎn)變點是針對解碼器集合迭代地出現(xiàn)并且基于解碼器集合中的解碼器中的至少一個解碼器的解碼序列中的迭代的全局轉(zhuǎn)變。


并入于說明書中并且構(gòu)成說明書的一部分的附示了公開內(nèi)容的各種系統(tǒng)、方法和其它實施例。容易理解，圖中的所示單元邊界(例如，框、框組或者其它形狀)代表邊界的一個示例。在一些示例中，可以將一個單元設(shè)計為多個單元或者可以將多個單元設(shè)計為一個單元。在一些示例中，可以將如下單元實施為外部部件，該單元被示出為另一單元的內(nèi)部部件，并且反之亦然。另外，單元可以未按比例繪制。圖1圖示了與用于高吞吐量迭代解碼器的低延時架構(gòu)相關(guān)聯(lián)的裝置的一個實施例。圖2圖示了與用于高吞吐量迭代解碼器的低延時架構(gòu)相關(guān)聯(lián)的方法的一個實施例。圖3圖示了與用于高吞吐量迭代解碼器的低延時架構(gòu)相關(guān)聯(lián)的方法的一個實施例。圖4圖示了與用于高吞吐量迭代解碼器的低延時架構(gòu)相關(guān)聯(lián)的時序方案的一個實施例。圖5圖示了與糾錯解碼相關(guān)聯(lián)的時序方案的一個實施例。圖6圖示了與用于高吞吐量迭代解碼器的低延時架構(gòu)相關(guān)聯(lián)的集成電路的一個實施例。
具體實施例方式這里描述與用于高吞吐量迭代解碼器的低延時架構(gòu)相關(guān)聯(lián)的示例方法、裝置和其它實施例。在一個實施例中，該架構(gòu)包括單指令多數(shù)據(jù)(SIMD)架構(gòu)。通過控制解碼器以在迭代的粒度獨立地開始解碼序列而不是等待一起啟動多個解碼器來減少用于迭代解碼器的處理延時。通過引入用于解碼器在迭代時開始新解碼序列而其它解碼器在解碼序列內(nèi)的能力，將最大等待時間減少至一個迭代。因而，可以在具有單個控制器的低延時架構(gòu)中實施迭代解碼器，比如糾錯解碼器(例如，低密度奇偶校驗(LDPC)解碼器、軟輸出Viterbi算法(SOVA)解碼器)。單個控制器用更細微粒度操作。以這一方式，比如SMD架構(gòu)這樣的架構(gòu)可以用于更低的芯片面積和減少的復(fù)雜性以實施一種用于迭代解碼的更時間和功率高效的方式。參照圖1，示出了用于迭代解碼的裝置100的一個實施例。在一個實施例中，裝置100包括控制器110和解碼器120a-120n的集合。解碼器120a_120n的集合例如各自被配置用于從關(guān)聯(lián)緩沖器130a-130n接收數(shù)據(jù)塊。應(yīng)當理解，在其它實施例中，解碼器120a_120n的集合可以被配置用于從單個緩沖器或者數(shù)目比解碼器的數(shù)目更多或者更少的各種數(shù)目的緩沖器接收輸入。然而，出于本討論的目的，將討論解碼器120a-120n的集合為分別從一個關(guān)聯(lián)緩沖器130a-130n接收輸入(例如，一個緩沖器連接到一個解碼器)。此外，緩沖器130a-130n的集合可以例如從相應(yīng)信道接收輸入數(shù)據(jù)。在一個實施例中，信道可以例如是無線聯(lián)網(wǎng)信道、有線聯(lián)網(wǎng)信道、系統(tǒng)總線或者其它電子通信途徑。在一個實施例中，裝置100提供用于高吞吐量迭代解碼器的低延時架構(gòu)。在一個實施例中，控制器110被配置用于單獨地控制解碼器120a_120n的集合中的每個解碼器?？刂破?10可以通過啟動解碼器(例如，解碼器120a)以對來自緩沖器130a的數(shù)據(jù)塊執(zhí)行解碼序列來單獨地控制解碼器120a。控制器110被配置用于在第二解碼器(例如，解碼器120b)在解碼另一數(shù)據(jù)塊的過程中、但是在迭代之間的轉(zhuǎn)變點時啟動解碼序列。如下文將更具體描述的那樣，解碼序列包括隨時間的多個轉(zhuǎn)變點和多個迭代。在一個實施例中，控制器110通過向一個解碼器提供與向其它解碼器提供的指令獨立的指令來在每個迭代單獨地控制每個解碼器。以這一方式，例如，控制器110可以使一個解碼器開始解碼序列而使另一解碼器被關(guān)斷并且使又一解碼器繼續(xù)解碼序列中的下一迭代。在迭代單獨地控制解碼器由于解碼序列中的迭代的頻繁出現(xiàn)而提供更細微的控制粒度。解碼序列包括多個迭代，其中每個迭代包括操作集合。在解碼序列期間，解碼器迭代地執(zhí)行操作集合直至例如發(fā)現(xiàn)碼字。迭代由在操作集合的每個重復(fù)之間出現(xiàn)的轉(zhuǎn)變點分離。在這些轉(zhuǎn)變點，控制器Iio被配置用于例如啟動解碼器120a-120n的集合中的一個或者多個解碼器以開始解碼數(shù)據(jù)塊。在一個實施例中，控制器110通過在轉(zhuǎn)變點從緩沖器向解碼器中移位數(shù)據(jù)塊來啟動解碼器以開始解碼。在其它實施例中，控制器110控制解碼器以在轉(zhuǎn)變點出現(xiàn)時執(zhí)行不同動作。例如，控制器110可以控制解碼器以停止對數(shù)據(jù)塊解碼、繼續(xù)對數(shù)據(jù)塊解碼、關(guān)停等等。以這一方式，控制器Iio被配置用于通過具有對解碼器120a-120n的集合的更細微水平的控制來減少與迭代數(shù)據(jù)解碼相關(guān)聯(lián)的延時。圖2圖示了用于低延時迭代解碼器的方法200的一個實施例。出于圖2的討論的目的，引用解碼器和緩沖器是指如圖1中所示的一個解碼器(例如，解碼器120a)和一個關(guān)聯(lián)緩沖器(例如，緩沖器130a)而不是解碼器集合。然而，應(yīng)當理解，方法200可以操作以同時控制多個解碼器。此外，在一些實施例中，可以實施圖1的控制器110以執(zhí)行方法200。在210，方法200通過針對來自信道(例如，無線信道)的輸入監(jiān)視與解碼器相關(guān)聯(lián)的緩沖器來開始?？梢栽陔S機時間間隔分段地在緩沖器中接收輸入。因此，方法200監(jiān)視緩沖器以確定何時轉(zhuǎn)到220。將參照圖3和確定緩沖器是否不活躍來更具體地討論塊210。在220，當在緩沖器中接收輸入之后，方法200轉(zhuǎn)到確定緩沖器是否具有預(yù)定數(shù)量的數(shù)據(jù)(例如，充滿或者已經(jīng)達到閾值水平)。在一個實施例中，充滿的緩沖器等于待解碼的一個完整數(shù)據(jù)塊。在220，如果緩沖器尚未接收預(yù)定數(shù)量的數(shù)據(jù)，則方法200轉(zhuǎn)回210并且繼續(xù)監(jiān)視輸入。在一個實施例中，解碼器可以在無完整數(shù)據(jù)塊時不開始解碼序列。因此，方法200監(jiān)視緩沖器(在210)并且連續(xù)確定緩沖器是否充滿(在220)。例如，解碼器(例如，解碼器120a)可以被配置用于對具有預(yù)定義長度(例如，長度為1944比特)的數(shù)據(jù)塊執(zhí)行解碼序列。然而，可以在部分組塊(chunk)(例如，256比特或者512比特)中和/或在隨機時間間隔在緩沖器中從信道接收塊的比特。因而，為了使等待時間最少，監(jiān)視緩沖器以使得一旦它充滿，則方法200可以立即轉(zhuǎn)到下一解碼動作。因此，在220如果緩沖器具有預(yù)定數(shù)量的數(shù)據(jù)，則方法200轉(zhuǎn)到230以使得解碼器可以對現(xiàn)在在緩沖器中的完整數(shù)據(jù)塊開始解碼序列。然而，在解碼器開始解碼序列之前，方法200等待轉(zhuǎn)變點出現(xiàn)。因而，在230，方法200確定是否已經(jīng)達到轉(zhuǎn)變點。如果處理位于轉(zhuǎn)變點，則方法200轉(zhuǎn)到240，其中啟動解碼器以開始解碼序列。然而，如果尚未達到轉(zhuǎn)變點，則方法200在轉(zhuǎn)到240之前等待直至轉(zhuǎn)變點出現(xiàn)。以這一方式使用轉(zhuǎn)變點例如提供用于使用單個控制器(例如，控制器110)以用更細微粒度控制多個解碼器的能力。在一個實施例中，轉(zhuǎn)變點是例如基于全局時鐘的全局轉(zhuǎn)變點。例如，控制器110(圖1中所示)可以根據(jù)方法200操作以根據(jù)全局時鐘控制器解碼器120a-120n的集合。在一個實施例中，控制器110在來自全局時鐘的信號出現(xiàn)時向解碼器120a-120n的集合提供指令。全局時鐘例如提供在如下時間迭代地出現(xiàn)的周期信號，該時間是解碼序列中的迭代的長度。以這一方式，控制器110可以獨立地控制每個解碼器以在迭代的粒度而不是在整個解碼序列結(jié)束時改變、維持、開始動作和/或結(jié)束動作。例如，控制器110可以在第二解碼器從解碼序列中的一個迭代向下一迭代轉(zhuǎn)變之時啟動第一解碼器以開始解碼序列。因此，控制器110可以例如控制解碼器以與由另一解碼器執(zhí)行的動作獨立地執(zhí)行動作而不需要等待在與其它解碼器相同的時間開始解碼過程。圖3圖示了與如在方法200的塊210討論的監(jiān)視緩沖器相關(guān)聯(lián)的操作的更具體視圖。在一個實施例中，塊210可以包括執(zhí)行附加動作，這些附加動作例如減少裝置(例如，裝置100)中的功率消耗。例如，在212，方法200確定是否已經(jīng)在緩沖器中接收輸入。如在圖2的210中那樣，212如果已經(jīng)接收輸入則轉(zhuǎn)到圖2的塊220以確定緩沖器是否充滿(例如，已經(jīng)接收全數(shù)據(jù)塊)。然而，如果緩沖器未接收輸入，則方法200轉(zhuǎn)到214以確定緩沖器是否不活躍或者已經(jīng)變成不活躍。在214，方法200檢查定時器以確定預(yù)定時間段是否到期而緩沖器未接收任何輸入。在214，如果定時器尚未到期，則方法200轉(zhuǎn)回212，因為緩沖器尚未達到用于斷定緩沖器為不活躍的充分不活躍時間段。然而，如果定時器已經(jīng)到期，則斷定緩沖器為不活躍，這也意味著它的關(guān)聯(lián)解碼器為不活躍。方法200繼而轉(zhuǎn)到216，其中關(guān)停與不活躍緩沖器相關(guān)聯(lián)的解碼器。以這一方式，可以標識和關(guān)停裝置(例如，裝置100)中的不活躍解碼器以節(jié)約功率。在其它實施例中，在定時器在214到期時，方法200在關(guān)停解碼器之前等待全局轉(zhuǎn)變點出現(xiàn)。由于全局轉(zhuǎn)變點每個迭代出現(xiàn)一次，所以可以用低延時關(guān)停或者重啟解碼器而不是等待整個解碼序列完成。圖4將參照來自圖1的裝置100和來自圖2的方法200進行討論。圖4圖示了與用于迭代解碼器的低延時架構(gòu)相關(guān)聯(lián)的時序圖400。在圖4中，用灰色示出用于解碼器的等待時間，用INPUT#標注在緩沖器接收輸入時的時段，并且用DECODE#標注在解碼器執(zhí)行解碼序列時的時段。圖4示出了分別與四個單獨解碼器410、解碼器415、解碼器420和解碼器425 (例如，來自圖1的解碼器120a、解碼器120b、解碼器120c和解碼器120η)相關(guān)聯(lián)的四個單獨時間線。例如，在時間點430，考慮完整數(shù)據(jù)塊(INPUT3)已經(jīng)填充了用于解碼器425的緩沖器?？刂破?例如，圖1的控制器110)單獨地控制解碼器425以對INPUT3數(shù)據(jù)開始解碼序列DEC0DE3。時間430是全局轉(zhuǎn)變在INPUT3填充緩沖器之后并且在控制器可以啟動解碼器序列DEC0DE3時的第一次出現(xiàn)(例如，圖2的220和230同時出現(xiàn))。具有充滿的輸入緩沖器的下一解碼器是解碼器415。然而，INPUTl在全局轉(zhuǎn)變點之間完成填充它的緩沖器，并且因此解碼器415等待直至全局轉(zhuǎn)變435以啟動解碼序列DEC0DE1。這里，解碼器415等待迭代440的部分以開始解碼序列DEC0DE1，因為發(fā)現(xiàn)緩沖器在轉(zhuǎn)變點之間充滿。與解碼器415相似，解碼器410和解碼器420在它們分別接收完整數(shù)據(jù)塊INPUTO和INPUT2之后在啟動解碼序列DEC0DE0和DEC0DE2之前分別僅等待部分迭代時間445和450。以這一方式，全局轉(zhuǎn)變點通過提供更細微粒度的控制來減少每個解碼器的延時。應(yīng)當注意，在DEC0DE0和DEC0DE1之后圖示的被標注為“WAIT”的等待時間是依賴于從信道接收輸入的緩沖器輸入等待時間而不是如在時間段440、445和450的情況下那樣與等待從全局轉(zhuǎn)變點啟動解碼器相關(guān)聯(lián)的等待時間。圖5圖示了時序方案500，該時序方案未使用全局轉(zhuǎn)變點但是作為替代同時啟動用于解碼器集合的解碼。將與圖4對比討論圖5以示出圖4的技術(shù)如何減少解碼延時的示例。例如，圖4圖示了使用全局轉(zhuǎn)變點來控制解碼器，比對圖5圖示了僅在通用STREAM-1N超時時段之后啟動解碼器。為了對比兩圖，先考慮在圖5中單獨解碼器510、解碼器515、解碼器520和解碼器525未如在圖4中那樣獨立地開始解碼序列。作為替代，在圖5中，解碼僅在STREAM-1N超時到期時開始。STREAM-1N超時是預(yù)選的時間，該時間旨在于涵蓋為了接收輸入而需要的最大時間和為了對輸入執(zhí)行解碼序列而需要的最大時間。在STREAM-1N超時在時間點530到期時，同時啟動等待開始解碼序列的所有解碼器(例如，解碼器510、解碼器515和解碼器525)。如果解碼器(例如，解碼器520)尚未接收它的全輸入(INPUT2)并且因此未準備好在STREAM-1N超時到期時解碼，則解碼器520必須在解碼開始之前等待直至下一 STREAM-1N超時在時間540到期(例如，在等待時段560之后)。在一些實施例中，使用STREAM-1N超時造成加劇的等待時間和增加的解碼延時。此外，即使用于解碼器510、解碼器515和解碼器525的緩沖器在初始STREAM-1N超時在時間530到期之前充滿，等待時間比如等待550仍然由于用于達到解碼啟動點530和540的更長時間而出現(xiàn)。對于圖5中的定時方案500，最大等待時間是整個STREAM-1N超時。此外，在一個實施例中，即使STREAM-1N超時旨在于涵蓋用于任何給定的信道的最大解碼時間，具有不良信噪比的一些信道仍然可以使用比STREAM-1N超時更多的時間來解碼。當信道在STREAM-1N超時到期出現(xiàn)時仍然在解碼時，新解碼序列(例如，在530的INPUTO、INPUTl和INPUT3)不能開始。因而，等待時間可能變成甚至更加劇，因為解碼器繼而在無其它解碼器在待開始的解碼序列中時等待直至STREAM-1N超時的下次到期。對照而言，在圖4中，最大等待時間是解碼序列中的一個解碼迭代(例如，時間段455)。例如，考慮來自圖4的用于開始解碼序列的等待時間比對來自圖5的等待時間。在圖4中，等待時間由440、445和450代表，而在圖5中，它們由550、560、570和580代表。圖4中所示的方案400具有比圖5的方案500中的延時更低的延時。圖6圖示了用單獨集成電路和/或芯片配置的來自圖1的裝置100的另一實施例。在這一實施例中，將來自圖1的控制器110體現(xiàn)為單獨集成電路610。附加地，在個別集成電路620上體現(xiàn)解碼器120a-120n的集合。也在個別集成電路630上體現(xiàn)緩沖器130a_130n的集合。經(jīng)由連接路徑連接電路以傳達信號。盡管將集成電路610、620和630圖示為單獨集成電路，但是可以將它們集成為共同集成電路板600或者芯片。在一個實施例中，集成電路板600例如是網(wǎng)絡(luò)接口卡(NIC)、無線NIC、存儲設(shè)備控制器等。此外，可以將集成電路610、620和630組合成比所示集成電路更少的集成電路或者劃分成更多集成電路。在另一實施例中，可以將集成電路620和610中所示的解碼器120a-120n的集合和控制器110組合成單個專用集成電路。在更多其它實施例中，可以將與解碼器120a-120n的集合和控制器110相關(guān)聯(lián)的功能體現(xiàn)為可由處理器執(zhí)行的固件。在一個實施例中，解碼器120a-120n的集合是低密度奇偶校驗(LDPC)解碼器、Turbo解碼器、軟輸出Viterbi算法(SOVA)解碼器與LDPC解碼器的組合等。在更多實施例中，集成電路610和620可以是單指令多數(shù)據(jù)(SMD)處理器。另外，在一個實施例中，集成電路630可以僅包括連接到解碼器120a_120n的集合中的每個解碼器的單個緩沖器。例如，緩沖器130a-130n的集合中的緩沖器數(shù)目可以在數(shù)目上變化比解碼器120a-120n的集合中的解碼器數(shù)目更多或者更少。在其中存在比解碼器數(shù)目更多的緩沖器的一個實施例中，一個或者多個解碼器可以具有多個輸入。類似地，在其中存在比解碼器數(shù)目更少的緩沖器的一個實施例中，一個或者多個緩沖器可以共享解碼器。下文包括這里運用的所選術(shù)語的定義。定義包括落入術(shù)語的范圍內(nèi)并且可以用于實施的部件的各種示例和/或形式。示例并非旨在于限制。術(shù)語的單數(shù)和復(fù)數(shù)形式二者可以在定義內(nèi)。引用“一個實施例”、“實施例”、“一個示例”、“示例”等指示這樣描述的實施例或者示例可以包括特定特征、結(jié)構(gòu)、特性、性質(zhì)、單元或者限制，但是并非每個實施例或者示例必然包括該特定特征、結(jié)構(gòu)、特性、性質(zhì)、單元或者限制。另外，反復(fù)使用短語“在一個實施例中”雖然可以但是未必指代相同實施例。“邏輯”如這里所用包括但不限于用于執(zhí)行功能或者動作和/或引起來自另一邏輯、方法和/或系統(tǒng)的功能或者動作的硬件、固件、在非瞬態(tài)介質(zhì)上存儲或者在機器上執(zhí)行的指令和/或各項的組合。邏輯可以包括軟件控制的微處理器、分立邏輯(例如，ASIC)、模擬電路、數(shù)字電路、編程的邏輯器件、包含指令的存儲器設(shè)備等。邏輯可以包括一個或者多個門、門組合或者其它電路部件。在描述多個邏輯時，可以有可能向一個物理邏輯中并入多個邏輯。類似地，在描述單個邏輯時，可以有可能在多個物理邏輯之間分布該單個邏輯?？梢允褂眠壿媶卧械囊粋€或者多個邏輯單元來實施這里描述的部件和功能中的一個或者多個部件和功能。盡管出于說明簡化的目的而示出和描述所示方法為一系列塊。但是方法不受塊的順序限制，因為一些塊可以按與示出和描述的順序不同的順序和/或與其它塊并行發(fā)生。另外，少于所有所示塊可以用來實施示例方法。可以組合塊或者將塊分離成多個部件。另夕卜，附加和/或備選方法可以運用附加的未圖示的塊。
在具體實施方式
或者權(quán)利要求中運用術(shù)語“包括(include) ”的程度上，它旨在于以與術(shù)語“包括(comprise) ”相似的方式有包含意義，因為該術(shù)語在運用時解釋為權(quán)利要求中的過渡詞。盡管已經(jīng)通過描述示例來舉例說明示例系統(tǒng)、方法等并且盡管已經(jīng)用相當多的細節(jié)描述示例，但是申請人的意圖不是約束或者以任何方式使所附權(quán)利要求的范圍限于這樣的細節(jié)。當然不可能出于描述這里描述的系統(tǒng)、方法等的目的而描述每個可設(shè)想的部件或者方法組合。因此，公開內(nèi)容不限于示出和描述的具體細節(jié)、有代表性的裝置和示例示例。因此，本申請旨在于涵蓋落入所附權(quán)利要求書的范圍內(nèi)的變更、修改和變型。
權(quán)利要求
1.一種裝置(100)，包括: 解碼器(120)集合，其中所述解碼器(120)集合中的每個解碼器(120)被配置用于接收待解碼的數(shù)據(jù)；以及 控制器(110)，被配置用于單獨地控制來自所述解碼器(120)集合的每個解碼器以基于轉(zhuǎn)變點的出現(xiàn)啟動解碼序列，其中所述轉(zhuǎn)變點是針對所述解碼器集合迭代地出現(xiàn)并且基于解碼序列中的迭代的全局轉(zhuǎn)變。
2.根據(jù)權(quán)利要求1所述的裝置，其中所述控制器被配置用于如果關(guān)聯(lián)緩沖器充滿則在所述轉(zhuǎn)變點從所述緩沖器向解碼器中移位所述數(shù)據(jù)的塊以啟動所述解碼序列。
3.根據(jù)權(quán)利要求1所述的裝置，其中所述控制器(110)被配置用于在第二解碼器對所述數(shù)據(jù)的第二塊解碼時啟動第一解碼器以對所述數(shù)據(jù)的第一塊解碼。
4.根據(jù)權(quán)利要求1所述的裝置，其中所述控制器(110)被配置用于在與所述解碼器集合中的第一解碼器相關(guān)聯(lián)的緩沖器尚未從關(guān)聯(lián)信道接收輸入持續(xù)預(yù)定時間段時控制所述第一解碼器以在給定的轉(zhuǎn)變點出現(xiàn)時關(guān)停。
5.根據(jù)權(quán)利要求1所述的裝置，其中所述控制器(110)被配置用于通過以下操作單獨地控制來自所述解碼器集合的每個解碼器: 控制所述解碼器(120)集合中的第一解碼器以在第一轉(zhuǎn)變點出現(xiàn)時啟動第一解碼序列并且在所述第一解碼器解碼之時控制所述解碼器集合中的第二解碼器以在當所述第一解碼序列中的在迭代之后出現(xiàn)的第二轉(zhuǎn)變點出現(xiàn)時啟動第二解碼序列。
6.根據(jù)權(quán)利要求1所述的裝置，其中所述解碼器(120)集合是低密度奇偶校驗(LDPC)解碼器、Turbo解碼器或者組合的軟輸出Viterbi算法(SOVA)和LDPC解碼器，并且其中所述裝置(100)與網(wǎng)絡(luò)接口卡(NIC)集成。
7.根據(jù)權(quán)利要求1所述的裝置，其中所述裝置(100)是單指令多數(shù)據(jù)(SMD)處理器。
8.一種方法，包括: 針對數(shù)據(jù)監(jiān)視與解碼器集合相關(guān)聯(lián)的信道集合；以及 單獨地控制來自所述解碼器集合的每個解碼器以基于轉(zhuǎn)變點的出現(xiàn)啟動解碼序列，其中所述轉(zhuǎn)變點是針對所述解碼器集合迭代地出現(xiàn)并且基于解碼序列中的迭代的全局轉(zhuǎn)變。
9.根據(jù)權(quán)利要求8所述的方法，其中單獨地控制每個解碼器以啟動解碼序列包括在一個轉(zhuǎn)變點向解碼器中移位所述數(shù)據(jù)的塊以啟動所述解碼序列。
10.根據(jù)權(quán)利要求8所述的方法，其中單獨地控制每個解碼器包括在第二解碼器對第二數(shù)據(jù)塊解碼之時啟動第一解碼器以對第一數(shù)據(jù)塊解碼。
11.根據(jù)權(quán)利要求8所述的方法，還包括在選擇的解碼器未從信道接收輸入持續(xù)預(yù)定時間段時并且在轉(zhuǎn)變點出現(xiàn)時控制所述選擇的解碼器關(guān)停。
12.根據(jù)權(quán)利要求8所述的方法，其中單獨地控制來自所述解碼器集合的每個解碼器包括: 控制所述解碼器集合中的第一解碼器以在第一轉(zhuǎn)變點出現(xiàn)時啟動第一解碼序列并且在所述第一解碼器解碼之時控制所述解碼器集合中的第二 解碼器以當在所述第一解碼序列中的在迭代之后出現(xiàn)的第二轉(zhuǎn)變點出現(xiàn)時啟動第二解碼序列。
13.根據(jù)權(quán)利要求8所述的方法，其中針對數(shù)據(jù)監(jiān)視與解碼器集合相關(guān)聯(lián)的信道集合包括監(jiān)視與所述解碼器集合相關(guān)聯(lián)的緩沖器集合，并且其中單獨地控制每個解碼器包括如果關(guān)聯(lián)緩沖器已經(jīng)接收預(yù)定數(shù)量的數(shù)據(jù)則在轉(zhuǎn)變點出現(xiàn)時啟動解碼器以成為解碼序列。
14.一種集成電路(100，600)，包括: 解碼器(120)集合，其中所述解碼器集合中的每個解碼器被配置用于從關(guān)聯(lián)信道接收待解碼的數(shù)據(jù)；以及 控制器(110)，被配置用于單獨地控制來自所述解碼器集合的每個解碼器以在轉(zhuǎn)變點出現(xiàn)時啟動解碼序列，其中所述轉(zhuǎn)變點是針對所述解碼器集合迭代地出現(xiàn)并且基于所述解碼器集合中的所述解碼器中的至少一個解碼器的解碼序列中的迭代的全局轉(zhuǎn)變。
15.根據(jù)權(quán)利要求14所述的集成電路，其中所述控制器(110)被配置用于在轉(zhuǎn)變點向解碼器中移位所述數(shù)據(jù)的塊以啟動所述解碼序列。
16.根據(jù)權(quán)利要求15所述的集成電路，其中所述控制器(110)被配置用于如果關(guān)聯(lián)緩沖器充滿則在轉(zhuǎn)變點從 所述關(guān)聯(lián)緩沖器向解碼器中移位所述數(shù)據(jù)的所述塊，其中所述解碼器(120)集合中的每個解碼器被配置用于通過關(guān)聯(lián)緩沖器從關(guān)聯(lián)信道接收數(shù)據(jù)。
17.根據(jù)權(quán)利要求14所述的集成電路，其中所述控制器(110)被配置用于在第二解碼器對所述數(shù)據(jù)的第二塊解碼之時啟動第一解碼器以對所述數(shù)據(jù)的第一塊解碼。
18.根據(jù)權(quán)利要求14所述的集成電路，其中所述控制器(110)被配置用于在所述解碼器集合中的解碼器尚未從關(guān)聯(lián)信道接收輸入持續(xù)預(yù)定時間段時控制所述解碼器以在轉(zhuǎn)變點出現(xiàn)時關(guān)停。
19.根據(jù)權(quán)利要求14所述的集成電路，其中所述控制器(110)被配置用于通過以下操作單獨地控制來自所述解碼器(120)集合的每個解碼器: 控制所述解碼器(120)集合中的第一解碼器以在第一轉(zhuǎn)變點出現(xiàn)時啟動第一解碼序列并且在所述第一解碼器解碼之時控制所述解碼器集合中的第二解碼器以當在所述第一解碼序列中的在迭代之后出現(xiàn)的第二轉(zhuǎn)變點出現(xiàn)時啟動第二解碼序列。
20.根據(jù)權(quán)利要求14所述的集成電路，其中所述全局轉(zhuǎn)變是跟蹤解碼序列中的迭代的時鐘，并且所述控制器(110)被配置用于至少部分基于所述時鐘單獨地控制每個解碼器。
全文摘要
一種裝置(100)包括緩沖器(130)集合，用于從相應(yīng)信道接收輸入，迭代信道解碼器(120)集合，被配置用于從它們的相應(yīng)緩沖器接收數(shù)據(jù)，以及控制器(110)，被配置用于單獨地控制每個解碼器以基于與解碼器中的迭代同步地針對解碼器集合定期地出現(xiàn)的全局轉(zhuǎn)變點的出現(xiàn)啟動解碼序列。
文檔編號H03M13/37GK103155420SQ201180049082
公開日2013年6月12日 申請日期2011年12月23日 優(yōu)先權(quán)日2011年1月7日
發(fā)明者N·庫馬爾, 姚恩齡 申請人:馬維爾國際貿(mào)易有限公司