專利名稱：時鐘合成系統(tǒng)、電路和方法
技術(shù)領(lǐng)域：
本公開內(nèi)容涉及定時信號的生成，更具體地，涉及迅速地生成與較低頻率的同步信號或者事件同步的時鐘信號?！け尘霸谝恍╇娮酉到y(tǒng)或者設(shè)備中，將時鐘信號與一些定義的標(biāo)準(zhǔn)或者外部重復(fù)事件同步是合乎需要的。然而，當(dāng)目標(biāo)頻率相對于同步事件非常高并且時鐘必須精確(即，相對低的抖動)和相對于同步事件快速地響應(yīng)吋，生成這種時鐘信號可能面臨挑戰(zhàn)。在這種時鐘要求可能重要的ー種特定環(huán)境是具有以相對于數(shù)據(jù)被接收的速率的較高頻率操作的數(shù)據(jù)轉(zhuǎn)換電路的系統(tǒng)。作為ー個特定的實例，可以在與較低頻率的信號相關(guān)聯(lián)的接ロ(例如，串行接ロ)處接收音頻數(shù)據(jù)，所述音頻數(shù)據(jù)通過數(shù)字模擬轉(zhuǎn)換器(DAC)以比低頻信號快數(shù)萬倍的取樣率操作而被轉(zhuǎn)換成模擬音頻信號。對于足夠的性能而言，時鐘信號不僅必須滿足取樣率，而且還必須被嚴(yán)格地鎖定(例如，低抖動)到較低頻率的信號。另夕卜，時鐘合成方法應(yīng)該能夠迅速地響應(yīng)于較低頻率的信號的變化。使用ー個或多個鎖相環(huán)(PLL)的時鐘倍頻是已知的。然而,使用單個PLL來實現(xiàn)非常大的倍頻因數(shù)可能受到不可接受的高數(shù)量的相位噪聲的影響?？梢酝ㄟ^使用多個PLL來實現(xiàn)較高的相位精度。然而，這種解決方案可能不合乎需要地增加響應(yīng)時間，并且當(dāng)使用單個集成電路器件實現(xiàn)時可能實施起來更加昂貴。附圖簡述圖I示出了按照ー個實施方式的時鐘合成系統(tǒng)。圖2示出了按照另一個實施方式的時鐘合成系統(tǒng)。圖3示出了按照ー個實施方式的時鐘合成系統(tǒng)。圖4示出了按照ー個實施方式的基準(zhǔn)時鐘生成電路。圖5示出了按照ー個實施方式的時鐘合成系統(tǒng)電路。圖6示出了按照ー個實施方式的基準(zhǔn)時鐘生成電路。圖7A和圖7B是可以包含在實施方式的噪聲形成部分中的傳遞函數(shù)的結(jié)構(gòu)圖。圖8示出了按照ー個實施方式的時鐘合成系統(tǒng)。圖9不出了按照ー個實施方式的音頻時鐘合成系統(tǒng)。

圖10不出了按照ー個實施方式的音頻時鐘合成系統(tǒng)。圖11示出了按照ー個實施方式的時鐘合成系統(tǒng)中的用戶建立的值。圖12A和圖12B示出了按照ー個實施方式的可配置的時鐘合成系統(tǒng)和方法。圖13示出了按照ー個實施方式的實施在可編程的片上系統(tǒng)上的可配置的時鐘合成系統(tǒng)。圖14示出了按照ー個實施方式的電源線時鐘合成系統(tǒng)。
圖15不出了按照ー個實施方式的低功率時鐘合成系統(tǒng)。圖16是示出按照ー個實施方式的方法的流程圖。圖17是示出按照另一個實施方式的方法的流程圖。圖18是示出按照又一個實施方式的方法的流程圖。詳細(xì)描述現(xiàn)在將描述各種實施方式，其示出了生成輸出時鐘信號的系統(tǒng)、電路和方法，所述輸出時鐘信號是較低頻率的同步信號或者事件的精確、有理數(shù)倍頻并因此與之同歩。產(chǎn)生的基準(zhǔn)時鐘信號可以被進(jìn)一歩倍頻以得到被鎖定到同步信號/事件的ー個或多個輸出時鐘。在下面描述的實施方式中，相似的部分可以由相同的參考符號來表示但首位數(shù)字 與圖號相一致。實施方式可以利用初歩的快速整數(shù)分頻階段與控制方法結(jié)合以生成基準(zhǔn)時鐘信號?？梢赃M(jìn)一歩由鎖相環(huán)(PLL)電路來處理基準(zhǔn)時鐘信號。更具體地，分頻階段可以按照一序列將源時鐘按不同的整數(shù)值分頻以生成基準(zhǔn)時鐘，同時PLL可以將基準(zhǔn)時鐘按倍頻數(shù)來倍頻以生成輸出時鐘，其中這種倍頻數(shù)可以是整數(shù)或者有理數(shù)?？梢赃x擇分級整數(shù)值和序列及PLL分頻值/倍頻值以得到具有同步時鐘信號的期望的、有理數(shù)倍頻的頻率的輸出時鐘。現(xiàn)在參考圖1，按照ー個實施方式的時鐘合成系統(tǒng)被示出在方框原理圖中并且由通用參考符號100指示。時鐘合成系統(tǒng)100可以包括時鐘發(fā)生器電路102和同步源電路104。時鐘發(fā)生器電路102可以接收源時鐘CLK_SRC和同步信號或事件P_SYNC。響應(yīng)于該值，時鐘發(fā)生器102可以生成ー個或多個輸出時鐘CLK_0UT0至CLK_0UTn。輸出時鐘(CLK_OUTO至CLK_0UTn中的任何ー個)可以具有P_SYNC的頻率的有理數(shù)倍數(shù)的頻率(即，W*fPSYNC，其中W是有理常數(shù)并且fP—SYN。是P_SYNC的頻率)。在ー個特定的實施方式中，可以通過為時鐘發(fā)生器102建立整數(shù)值來得到有理常數(shù)W，在示出的特定的實施方式中可以包括整數(shù)L、P和Qo在特定的實施方式中，這些整數(shù)值中的ー個或多個(例如，L)可以由合適的分頻序列使用以得到基準(zhǔn)頻率，而其它的整數(shù)值(例如，P、Q)可以用作倍頻值和/或分頻值以得到總的有理常數(shù)W。然而，這種基于整數(shù)的可配置性可能基于用戶使用的方便，并且在可選的實施方式中，可以使用一個或多個非整數(shù)值來得到W值。在一些實施方式中，有理常數(shù)W可以是相對較大的值，大于1000，甚至更具體地大于5000，甚至更具體地為大約10，000或者更大。在圖I的實施方式中，信號/事件P_SYNC可以來自同步源104。雖然同步源104可以提供具有給定頻率的P_SYNC信號，P_SYNC可以是間斷的。作為ー個實施例，同步源可以是通信鏈路。當(dāng)器件在該鏈路上操作時，信號P_SYNC可以出現(xiàn)。然而，當(dāng)器件不在該鏈路上操作時，P_SYNC可以不出現(xiàn)。當(dāng)信號P_SYNC出現(xiàn)和/或改變時，時鐘發(fā)生器電路102可以生成相應(yīng)的輸出信號(CLK_0UT0至CLK_0UTn)。在ー個特定的實施方式中，在沒有P_SYNC信號吋，時鐘生成電路102可以生成“自由運行”的輸出信號(CLK_0UT0至CLK_0UTn)。這種信號可以接近于預(yù)期的輸出信號(例如，關(guān)于W*P_SYNC)，以使一旦接收到P_SYNC信號能夠快速地追蹤。
源時鐘(CLK_SRC)可以是可靠的時鐘信號，具有實質(zhì)上大于信號/事件P_SYNC的頻率的穩(wěn)定頻率。可以按照應(yīng)用改變CLK_SRC頻率大〒P_SYNC頻率的量。在一些實施方式中，CLK_SRC頻率可以比P_SYNC頻率大至少1，000倍，更具體地，比P_SYNC大超過5，000倍。然而，在其它的實施方式中，0^_5此頻率可以比？_5￥從頻率大超過20，000倍。每當(dāng)信號/事件P_SYNC出現(xiàn)時，可以出現(xiàn)CLK_SRC。以這種方式，時鐘合成系統(tǒng)響應(yīng)于同步信號/事件和源時鐘信號可以生成同步信號/事件的相對較大的有理數(shù)倍頻的ー個或多個輸出值?，F(xiàn)在參考圖2，按照另一個實施方式的時鐘合成系統(tǒng)被示出在方框原理圖中并且由通用參考符號200指示。時鐘合成系統(tǒng)200可以包括時鐘發(fā)生器電路202，該時鐘發(fā)生器電路202包括基準(zhǔn)時鐘發(fā)生器206和倍頻器/濾波器電路208。相應(yīng)地，時鐘發(fā)生器202可以被概念化為實施兩級過程，第一級由基準(zhǔn)時鐘發(fā)生器206執(zhí)行，以及第ニ級由倍頻器/濾波器電路208執(zhí)行?；鶞?zhǔn)時鐘發(fā)生器206可以響應(yīng)于源時鐘CLK_SRC和同步信號/事件P_SYNC生成 基準(zhǔn)時鐘CLK_REF?；鶞?zhǔn)時鐘CLK_REF可以與P_SYNC同步，并且是P_SYNC的有理數(shù)倍頻，如以上描述的。然而，源時鐘CLK_SRC和/或基準(zhǔn)時鐘CLK_REF可以在相位上具有ー些輕微的變化。例如，在一個實施方式中，CLK_REF的頻譜可以在期望的頻率處具有基波分量，而且在期望的頻率范圍分量的外部還包括一些較小的振幅邊帶頻率。倍頻器/濾波器208可以將CLK_REF的頻率與有理數(shù)相乘以得到CLK_REF的有理數(shù)倍頻的ー個或多個輸出時鐘值(CLK_0UT0至CLK_0UTn)。另外，倍頻器/濾波器208可以對CLK_REF濾波以去除上面提到的邊帶頻率分量。因此，輸出時鐘值(CLK_0UT0至CLK_OUTn)可以與P_SYNC同步，它們在脈沖上沒有或者具有實質(zhì)上較小的相位變化，并且因此輸出時鐘值相對于P_SYNC是精確的定時信號。在一個實施方式中，時鐘合成系統(tǒng)可以是圖I中示出的一個實施方式。以這種方式，時鐘合成系統(tǒng)可以生成同步信號/事件的較大有理數(shù)倍頻的基準(zhǔn)時鐘，并且然后倍頻并且將基準(zhǔn)時鐘濾波以得到ー個或多個輸出時鐘信號。現(xiàn)在參考圖3，按照另一個實施方式的時鐘合成系統(tǒng)被示出在方框原理圖中并且由通用參考符號300指示。時鐘合成系統(tǒng)300可以包括基準(zhǔn)時鐘發(fā)生器306和鎖相環(huán)(PLL)電路308。在示出的實施方式中，基準(zhǔn)時鐘發(fā)生器306可以包括定時電路310、調(diào)制器電路312、和預(yù)分頻器電路314。定時電路310可以測量CLK_SRC的頻率和P_SYNC的頻率之間的任何差異，并且將測量的差異與理想值比較。這種比較可以生成表示CLK_SRC需要被縮放以得到期望的CLK_REF頻率的量的差異值(Λ )。在特定的實施方式中，在沒有P_SYNC吋，定時電路310可以輸出“自由運行”的差異值(在一些實施方式中，其可以表示Λ=0)。調(diào)制器電路312可以將差異值(Λ )(以及，可選地，額外值)調(diào)制成調(diào)制器輸出MOUT0在一些實施方式中，調(diào)制器312可以是“Λ - Σ”調(diào)制器，該“Λ - Σ”調(diào)制器將多位差值編碼成具有差值(△)的時間密度函數(shù)的兩態(tài)輸出信號。預(yù)分頻器電路314可以對源時鐘CLK_SRC分頻以生成基準(zhǔn)時鐘(CLK_REF)。可以按照調(diào)制器輸出SEL改變CLK_SRC頻率被分頻的量。在特定的實施方式中，預(yù)分頻器電路314可以將CLK_SRC按照SEL選定的多個整數(shù)值中的ー個分頻。因此，當(dāng)在P_SYNC和CLK_SRC之間出現(xiàn)差異時，按照調(diào)制器電路312 (SEL)的輸出，預(yù)分頻器電路314可以按照不同的整數(shù)值分頻以確保CLK_REF繼續(xù)精確地追蹤P_SYNC。應(yīng)當(dāng)注意到，預(yù)分頻器電路314與調(diào)制器電路312結(jié)合可以提供初級，初級以快速方式，尤其與PLL相比吋，實現(xiàn)期望的基準(zhǔn)時鐘CLK_REF頻率。PLL電路308可以將CLK_REF按倍頻因數(shù)來倍頻以生成輸出時鐘CLK_0UT。在示出的實施方式中，PLL電路308可以具有反饋及P和Q的基準(zhǔn)分頻值以致CLL_0UT=CLK*P/QP和Q值可以是整數(shù)值，因此P/Q可 以形成有理倍頻數(shù)。PLL電路308的濾波效果還可以用于抑制可能從期望的基頻改變的CLK_REF中的固有的邊帶頻率。在一個實施方式中，時鐘合成系統(tǒng)300可以是圖I和/或圖2中示出的一個實施方式。應(yīng)當(dāng)注意到，圖3可以被概念化為在基準(zhǔn)時鐘發(fā)生器306中包括“前饋”級。這種前饋級(例如，306)，與PLL308 (反饋級)結(jié)合，可以允許快速生成與非常低的頻率P_SYNC同步的輸出信號(CLK_0UT)。這與可以利用需要較長的響應(yīng)時間的多個反饋級(例如，多個PLL解決方案)的方法形成對比。以這種方式，時鐘合成系統(tǒng)可以通過將源時鐘分頻兩個或者多個整數(shù)值來生成基準(zhǔn)時鐘，這些整數(shù)值響應(yīng)于源時鐘和同步信號之間的差異而發(fā)生改變?，F(xiàn)在參考圖4，按照另一個實施方式的時鐘合成系統(tǒng)被示出在方框原理圖中并且由通用參考符號400指示。時鐘合成系統(tǒng)400可以包括基準(zhǔn)時鐘發(fā)生器406、同步源404、和晶體振蕩器電路416?；鶞?zhǔn)時鐘發(fā)生器406可以響應(yīng)于源時鐘信號CLK_SRC和同步信號/事件(P_SYNC)生成基準(zhǔn)時鐘CLK_REF。在示出的實施方式中，基準(zhǔn)時鐘發(fā)生器406可以包括源頻率計數(shù)器410、Σ -Λ調(diào)制器412、和雙模預(yù)分頻器414。源頻率計數(shù)器410可以是由CLK_SRC驅(qū)動(例如，遞增/遞減)的計數(shù)器電路，并且具有由P_SYNC限制的目標(biāo)計數(shù)值。因此該目標(biāo)計數(shù)值可以表示P_SYNC和CLK_SRC之間出現(xiàn)的任何差異，并且在圖4中被示出為差值A(chǔ)C。在一些實施方式中，源頻率計數(shù)器410在每個計數(shù)周期開始時可以被預(yù)先設(shè)置成標(biāo)稱值Cnom，并且計數(shù)器可以遞減該值以得到AC。在一些實施方式中，值A(chǔ)C可以是帶正負(fù)號的值，并且在沒有信號P_SYNC時，差值A(chǔ)C可以是零?？蛇x地，Cnom可以足夠大以生成無符號的差值Λ C，并且在沒有P_SYNC時，源頻率計數(shù)器410可以輸出預(yù)定值。可以利用各種可選的方法來得到差值Λ C，包括將計數(shù)值重置為初始計數(shù)值(例如零)，并遞增該值。那些本領(lǐng)域中的技術(shù)人員將很好地理解其它的方法。Σ -Λ調(diào)制器412可以接收差值Λ C并且編碼該值以生成ニ進(jìn)制的選擇信號SEL。雙模預(yù)分頻器414可以按照選擇信號SEL將源時鐘CLK_SRC分頻整數(shù)值L或者L+1。因此，應(yīng)當(dāng)理解到，基準(zhǔn)時鐘發(fā)生器406可以在下列約束下操作L ^ fcLK—SRc/fcLK—REF ^ (L+1)其中I是CLK_SRC的頻率并且fM KEF是CLK_REF的頻率。同步源404可以給頻率計數(shù)器404提供P_SYNC值。在圖4的實施方式中，同步源404可以是可在串行通信鏈路422上接收和/或傳送數(shù)據(jù)的串行通信接ロ(I/F) 404。P_SYNC可以是與串行通信鏈路422相關(guān)聯(lián)的定時信號。在一個實施方式中，P_SYNC可以是指示如何組織串行數(shù)據(jù)的幀起始(SoF)信號。
晶體振蕩器電路416可以生成可由晶體418建立的穩(wěn)定的源時鐘信號CLK_SRC。晶體振蕩器電路416可以提供穩(wěn)定的頻率時鐘用于由基準(zhǔn)時鐘發(fā)生器電路406操作以生成基準(zhǔn)時鐘CLK_REF。在圖4的實施方式中，基準(zhǔn)時鐘發(fā)生器電路406、晶體振蕩器電路416、和同步源420可以是同一集成電路(IC)器件420的一部分。IC器件420可以通過可連接至IC器件420的外部鏈路來接收串行數(shù)據(jù)。另外，在IC器件上的電路可以按照不與CLK_SRC或者P_SYNC同步的系統(tǒng)時鐘CLK_SYS而操作。CLK_SYS可以在IC器件420上生成，或者可以是從外部接收的時鐘。圖4的實施方式可以包含在本文公開的其它的實施方式中。以這種方式，時鐘發(fā)生器電路可以通過使用計數(shù)值的Σ -Δ調(diào)制來控制雙模預(yù)分頻器來生成與同步信號同步的輸出時鐘?？梢酝ㄟ^測量發(fā)生在同步脈沖之間的源時鐘計數(shù) 的數(shù)量來生成計數(shù)值?，F(xiàn)在參考圖5，按照另一個實施方式的時鐘合成系統(tǒng)被示出在方框原理圖中并且由一般參考符號500指示。時鐘合成系統(tǒng)500可以包括基準(zhǔn)時鐘發(fā)生器506和PLL508。基準(zhǔn)時鐘發(fā)生器506可以具有在圖4中示出的類似部件。圖5不同于圖4的地方在于，調(diào)制器512被特別地示出為包括噪聲形成響應(yīng)524 (被表示為傳遞函數(shù)H (z))。噪聲形成響應(yīng)524可以提供對輸入信號的低通響應(yīng)，以及提供對由調(diào)制操作引起的量化噪聲的高通響應(yīng)(例如，多位差值到兩態(tài)輸出信號SEL的量化)。以這種方式，時鐘發(fā)生器電路可以通過按照調(diào)制值對源時鐘分頻來生成與同步信號同步的輸出時鐘，該調(diào)制值是響應(yīng)發(fā)生在ー個同步脈沖內(nèi)的源時鐘計數(shù)的數(shù)量而生成的。現(xiàn)在參考圖6，基準(zhǔn)時鐘發(fā)生器的ー個特定的實施例被示出在方框原理圖中并且由一般參考符號606指不。對于基準(zhǔn)時鐘發(fā)生器606可以被包含為本文公開的其它的實施方式的基準(zhǔn)時鐘發(fā)生器。基準(zhǔn)時鐘發(fā)生器606可以包括調(diào)制器612和雙模預(yù)分頻器614。在不出的實施方式中，調(diào)制器612可以包括輸入寄存器626、加法器636、函數(shù)624、I位量化器628、反向路徑630、偏移寄存器632，和可選地，上拉和/或高頻脈動寄存器634。輸入寄存器626可以周期性地接收差值(AC)。如本文所描述的，差值A(chǔ)C可以表示同步信號(例如，P_SYNC)和源時鐘(CLK_SRC)之間的差異和等同物。在一個實施方式中，差值可以是計數(shù)值△(與縮放因數(shù)N相乘后的值?？梢园凑諔?yīng)用改變該值，并且下面將更加詳細(xì)地描述示出了該值的導(dǎo)出的非常特定的實施例。加法器636可以是多位加法器，其將差異值(Λ C)和來自偏移寄存器632、反向路徑630、和(如果包含的話)拉/高頻脈動寄存器634的其它的值相加。產(chǎn)生的總和可以提供給函數(shù)624。下面將更加詳細(xì)地描述這種函數(shù)的特定的實施例。量化器628可以將來自函數(shù)624的輸出量化成I位脈沖流SEL。在示出的實施方式中，量化器628可以將來自部分624的多位輸出(Hout)與閾值(qthresh)比較。特別地，如果Hout大于或者等于qthresh，則量化器可以輸出SEL值“1”，以及如果Hout小于qthresh，量化器可以輸出SEL值“O”。反向路徑630可以響應(yīng)于從量化器628輸出的SEL值選擇性地反饋縮放的選擇值。在示出的實施方式中，如果SEL是“ I ”，則反向路徑630可以輸出負(fù)的調(diào)制縮放值(-M)，或者如果SEL是“O”，則可以輸出零。還可以按照應(yīng)用改變值M，并且下面將更加詳細(xì)地描述示出該值的導(dǎo)出的特定的實施例。偏移寄存器632可以給加法器636提供常數(shù)偏移值。還可以按照應(yīng)用改變該值。在示出的實施方式中，該常數(shù)可以是N*C0 — L*M，其中N和M已在上面提及，L是雙模分頻整數(shù)中的ー個(L+1是另ー個)，以及CO可以是生成差值Λ C (B卩，所測量的計數(shù)C CO= Λ C)的頻率計數(shù)器(未示出)的初始計數(shù)值。拉/高頻脈動寄存器634可以提供拉值，如果需要的話，該拉值可以被用于偏置調(diào)制器612的響應(yīng)以在頻率上引入微量偏移。拉/高頻脈動寄存器634還可以提供高頻脈動值，該高頻脈動值可以引入噪聲，該噪聲可以去除期望的基頻(或者ー組頻率)的外部的不合乎需要的邊帶。在一個實施方式中，高頻脈動值可以是由偽隨機ニ進(jìn)制序列(PRBS)發(fā)生器電路生成的偽隨機數(shù)。在示出的實施方式中，每當(dāng)預(yù)分頻器614計數(shù)到它的分頻限制(S卩，L或者L+1)時 調(diào)制器612可以更新值。更具體地，每當(dāng)由預(yù)分頻器614生成脈沖吋，函數(shù)624可以輸出先前生成的值Hout，并且輸入寄存器626可以提供新的差值(N Λ C)。作為響應(yīng)，加法器636可以給函數(shù)624提供新的值以使函數(shù)624繼續(xù)運行以生成下一循環(huán)的Hout值?，F(xiàn)在參考圖7Α和圖7Β，在結(jié)構(gòu)圖中示出了可以包含在調(diào)制器實施方式中的噪聲形成部分的特定的實施方式。應(yīng)當(dāng)理解到，示出的噪聲形成部分只是實施例，并且實施方式可以包括具有不同的響應(yīng)的噪聲形成部分。圖7Α和圖7Β的部分是循環(huán)函數(shù)，并且可以具有表示成Z-變換格式的響應(yīng)
/、 H (ζ) ■ ,、I.ヽOUl I/ ； = - / \ * IIlt I/ ) H--* C(i),
W I + H (z) W I + H(z)、其可以表示為out (t) =STF*int (t) +NTF*e (t)其中STF可以是信號傳遞函數(shù)，以及NTF可以是噪聲傳遞函數(shù)。參考圖7A,噪聲形成部分的一個實施例被不出在方框原理圖中并且由一般參考符號724指示。噪聲形成部分724被表示成Z-變換格式，并且包括加法器和反饋來自上ー循環(huán)的值的方框。在第一階情況中
-IH(Z)=
1 _ Z其導(dǎo)致NTF=I-Z-1參考圖7B，框圖中示出了第二階的實例。在第二階情況中
其導(dǎo)致“ “NTF=Cl-Z-1)2其它的實施方式可以包括較高階的循環(huán)函數(shù)。以這種方式，調(diào)制器傳遞函數(shù)可以是具有可用于減少由調(diào)制操作產(chǎn)生的誤差分量的循環(huán)函數(shù)的噪聲整形器。現(xiàn)在將描述如何推導(dǎo)出期望輸出的值的ー個實例。假設(shè)系統(tǒng)包括類似于圖6的基準(zhǔn)時鐘發(fā)生器和類似于圖5的PLL (頻率與P/Q相乗)。期望的輸出時鐘頻率可以具有以下關(guān)系f CLK_0UT f P_S YNC- f CLK_EEF*P / Q其中W是有理常數(shù)倍頻數(shù)，以及P和Q是可選擇用于PLL的整數(shù)值。實現(xiàn)期望的基準(zhǔn)頻率將包含將源頻率按如下的理想分頻數(shù)來分頻
權(quán)利要求
1.一種時鐘合成系統(tǒng)，包括 前饋分頻器電路，其被配置成響應(yīng)于選擇信號將源時鐘信號按多個整數(shù)中的一個分頻以生成與同步脈沖同步的基準(zhǔn)時鐘； 調(diào)制器，其響應(yīng)于至少一個差值來調(diào)制所述選擇信號； 倍頻器電路，其倍頻所述基準(zhǔn)時鐘以生成輸出時鐘；以及 定時電路，其響應(yīng)于所述源時鐘信號和所述同步脈沖來生成所述差值。
2.根據(jù)權(quán)利要求I所述的時鐘合成系統(tǒng)，其中 所述調(diào)制器包括脈沖密度調(diào)制器；以及 所述分頻器電路包括雙模預(yù)分頻器，所述雙模預(yù)分頻器響應(yīng)于所述選擇信號的邏輯狀態(tài)來按整數(shù)L或者L+1分頻。
3.根據(jù)權(quán)利要求I所述的時鐘合成系統(tǒng)，其中 所述調(diào)制器包括A - E調(diào)制器，所述A - E調(diào)制器至少將所述差值編碼成脈沖流以生成所述選擇信號。
4.根據(jù)權(quán)利要求I所述的時鐘合成系統(tǒng)，其中 所述定時電路包括計數(shù)器，所述計數(shù)器通過將理想計數(shù)與發(fā)生在同步脈沖之間的源時鐘循環(huán)的測量計數(shù)比較來生成所述差值。
5.根據(jù)權(quán)利要求I所述的時鐘合成系統(tǒng)，其中 所述倍頻器電路包括鎖相環(huán)，所述鎖相環(huán)具有分頻值Q和倍頻值P，以使 f輸出基準(zhǔn) 其中f*^是所述輸出時鐘的頻率，fa*是所述基準(zhǔn)時鐘的頻率，以及P和Q是從多個整數(shù)值中選定的整數(shù)值。
6.根據(jù)權(quán)利要求I所述的時鐘合成系統(tǒng),還包括 串行通信接口，其被配置成接收與所述同步脈沖同步的串行數(shù)據(jù)。
7.根據(jù)權(quán)利要求6所述的時鐘合成系統(tǒng)，還包括 所述串行通信接口選自通用串行總線(USB)接口或者S/roiF接口。
8.—種時鐘合成系統(tǒng),包括 頻率合成電路，其響應(yīng)于源時鐘和同步時鐘之間的至少一個差異將源時鐘按不同的整數(shù)值分頻以生成基準(zhǔn)時鐘；以及 倍頻器電路，其通過倍頻所述基準(zhǔn)時鐘來生成至少一個輸出時鐘；其中 所述同步時鐘比所述源時鐘和所述基準(zhǔn)時鐘慢，并且所述至少一個輸出時鐘是所述同步時鐘的有理數(shù)倍頻并且與所述同步時鐘同步。
9.根據(jù)權(quán)利要求8所述的時鐘合成系統(tǒng)，其中 所述頻率合成電路包括雙模預(yù)分頻器電路，所述雙模預(yù)分頻器電路將所述源時鐘按整數(shù)L或者L+1分頻。
10.根據(jù)權(quán)利要求8所述的時鐘合成系統(tǒng)，還包括 所述倍頻器電路包括鎖相環(huán)(PLL)，所述鎖相環(huán)具有分頻值Q和倍頻值P，其中Q和P是整數(shù)；以及 PLL配置寄存器，其被配置成接收值Q和P作為從所述時鐘合成系統(tǒng)外部的源接收的寫入值。
11.根據(jù)權(quán)利要求8所述的時鐘合成系統(tǒng)，其中 所述同步時鐘由選自由以下項構(gòu)成的組的同步事件源生成用于串行通信信號的幀起始脈沖、交流(AC)線電壓、和頻率小于50kHz的晶體振蕩器輸出。
12.根據(jù)權(quán)利要求8所述的時鐘合成系統(tǒng)，其中 所述頻率合成電路至少包括由配置數(shù)據(jù)配置的可編程邏輯電路。
13.根據(jù)權(quán)利要求8所述的時鐘合成系統(tǒng)，還包括 串行通信接口，其響應(yīng)于串行通信信道上的信號來生成所述同步時鐘；以及 至少一個數(shù)據(jù)處理電路，其處理與所述同步時鐘同步傳送的數(shù)據(jù)；其中 所述至少一個數(shù)據(jù)處理電路選自由以下項構(gòu)成的組數(shù)據(jù)轉(zhuǎn)換器電路，其與所述同步時鐘同步地轉(zhuǎn)換數(shù)據(jù)，包括模擬數(shù)字轉(zhuǎn)換器電路和數(shù)字模擬轉(zhuǎn)換器電路；編碼或解碼電路，其與所述同步時鐘同步地編碼或者解碼數(shù)據(jù)；以及調(diào)制或解調(diào)電路，其用數(shù)據(jù)調(diào)制至少一個載波信號或者從至少一個已調(diào)制的載波信號解調(diào)出數(shù)據(jù)。
14.根據(jù)權(quán)利要求13所述的時鐘合成系統(tǒng)，其中 所述串行通信接口選自由以下項構(gòu)成的組通用串行總線接口和S/roiF兼容接口。
15.—種方法,包括 基于選擇信號將源時鐘按多個整數(shù)值分頻以生成與同步脈沖輸入同步并且是所述同步脈沖輸入的有理數(shù)倍頻的基準(zhǔn)時鐘； 響應(yīng)于至少一個差值來調(diào)制所述選擇信號，所述至少一個差值是響應(yīng)于所述同步脈沖輸入和所述源時鐘之間的差異而生成的；以及 倍頻和濾波所述基準(zhǔn)時鐘信號以生成輸出信號。
16.根據(jù)權(quán)利要求15所述的方法，其中 對所述源時鐘分頻包括根據(jù)所述選擇信號來按整數(shù)L或者L+1分頻。
17.根據(jù)權(quán)利要求15所述的方法，其中 調(diào)制所述選擇信號包括將理想值和所述差值之間的至少一個差異編碼成可變的脈沖密度信號。
18.根據(jù)權(quán)利要求15所述的方法，還包括 在外部串行通信連接處接收所述同步脈沖輸入；以及 與所述主時鐘同步地處理在所述串行連接處接收的數(shù)據(jù)。
19.根據(jù)權(quán)利要求18所述的方法，其中 響應(yīng)于通用串行總線幀起始脈沖來生成所述同步脈沖。
20.根據(jù)權(quán)利要求18所述的方法，其中 處理數(shù)據(jù)包括選自包括以下項的組的步驟響應(yīng)于數(shù)字輸入音頻數(shù)據(jù)來生成模擬輸出音頻數(shù)據(jù)；根據(jù)I2S標(biāo)準(zhǔn)生成音頻輸出數(shù)據(jù)；以及根據(jù)s/roiF標(biāo)準(zhǔn)生成音頻輸出數(shù)據(jù)。
全文摘要
一種時鐘合成系統(tǒng)可以包括前饋分頻器電路、調(diào)制器、倍頻器電路及定時電路，所述前饋分頻器電路被配置成響應(yīng)于選擇信號將源時鐘信號按多個整數(shù)中的一個分頻以生成與同步脈沖同步的基準(zhǔn)時鐘；調(diào)制器響應(yīng)于至少一個差值來調(diào)制選擇信號；倍頻器電路倍頻基準(zhǔn)時鐘以生成輸出時鐘；定時電路響應(yīng)于源時鐘和同步脈沖來生成差值。
文檔編號H03L7/08GK102754348SQ201180008809
公開日2012年10月24日 申請日期2011年2月22日 優(yōu)先權(quán)日2010年2月22日
發(fā)明者肯德爾·卡斯特-佩里 申請人:賽普拉斯半導(dǎo)體公司