專利名稱：一種功率放大器的非線性失真補(bǔ)償裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種功率放大器相關(guān)技術(shù)，尤其是涉及一種功率放大器的非線性失真補(bǔ)償裝置。
背景技術(shù)：
現(xiàn)代無(wú)線通信業(yè)務(wù)需求迅猛增長(zhǎng)，要求無(wú)線通信具有高質(zhì)量大容量的傳輸方式，這就意味著通信系統(tǒng)必須采用效率高的線性調(diào)制方式以提高有限帶寬的數(shù)據(jù)速率和頻譜利用率，從而使射頻大功率放大器的線性化成為熱門技術(shù)。傳統(tǒng)解決功率放大器線性化的技術(shù)是采用功率回退，前饋，負(fù)反饋以及預(yù)失真技術(shù)，功率回退技術(shù)是使功率放大器工作在離飽和點(diǎn)回退10-15dB的地方，但這就導(dǎo)致了功率放大器功率利用率低，而且為了回退后的功率達(dá)到使用要求不得不選用較大功率的放大器，浪費(fèi)了能源和增加了成本。另一種模擬預(yù)失真技術(shù)是對(duì)輸入信號(hào)的幅度和相位經(jīng)行預(yù)畸變從而達(dá)到線性化的目的，反饋法不適用于寬帶信號(hào)而前饋法雖然對(duì)寬帶信號(hào)適用，但功率放大器的特性會(huì)隨時(shí)間而變化，隨著器件特性的變化前饋系統(tǒng)的性能會(huì)變壞。數(shù)字預(yù)失真技術(shù)是目前用的最多的一種方法，就是利用數(shù)字自適應(yīng)技術(shù)構(gòu)造一個(gè)自適應(yīng)的功放逆系統(tǒng)從而補(bǔ)償放大器的非線性畸變，而使用低成本FPGA實(shí)現(xiàn)預(yù)失真算法，需要占用大量資源，而使用FPGA內(nèi)嵌MCU的方式來(lái)實(shí)現(xiàn)，調(diào)試以及時(shí)序分析存在困難。

發(fā)明內(nèi)容
本發(fā)明的目的就是為了克服上述現(xiàn)有技術(shù)存在的缺陷而提供一種節(jié)約FPGA成本、穩(wěn)定性高的功率放大器的非線性失真補(bǔ)償裝置。本發(fā)明的目的可以通過(guò)以下技術(shù)方案來(lái)實(shí)現(xiàn):一種功率放大器的非線性失真補(bǔ)償裝置，其特征在于，包括依次連接的第一模數(shù)轉(zhuǎn)換器、FPGA、數(shù)模轉(zhuǎn)換器、功率放大器和第二模數(shù)轉(zhuǎn)換器，所述的第二模數(shù)轉(zhuǎn)換器與FPGA連接。所述的FPGA包括DDC_DUC模塊、CFR削峰模塊、DPD、自適應(yīng)模塊和存儲(chǔ)器，所述的DDC_DUC模塊的輸入端與第一模數(shù)轉(zhuǎn)換器連接，所述的DDC_DUC模塊、CFR削峰模塊、DTO依次連接，所述的DH)分別與數(shù)模轉(zhuǎn)換器、自適應(yīng)模塊連接，所述的自適應(yīng)模塊與存儲(chǔ)器連接，所述的第二模數(shù)轉(zhuǎn)換器的輸出端與存儲(chǔ)器連接。所述的DDC_DUC模塊包括DDC單元和DUC單元，所述的DDC單元將數(shù)字信號(hào)進(jìn)行下變頻處理，該下變頻處理包括下混頻和降數(shù)據(jù)率處理，所述的DUC單元將DDC輸出的數(shù)字信號(hào)進(jìn)行上變頻處理，該上變頻處理為數(shù)據(jù)的還原過(guò)程，首先進(jìn)行數(shù)據(jù)速率內(nèi)插還原然后通過(guò)數(shù)字正交混頻將信號(hào)頻譜搬遷到想要的頻率上去。所述的CFR削峰模塊降低信號(hào)的峰均比，從而來(lái)減少功放的輸出回退。所述的DH)為是信號(hào)預(yù)失真器，通過(guò)將數(shù)字信號(hào)經(jīng)行補(bǔ)償預(yù)失真從而改善功放的互調(diào)性能。
所述的自適應(yīng)模塊為信號(hào)預(yù)失真器的系數(shù)更新模塊，一旦功放性能發(fā)生變化，則自適應(yīng)模塊自動(dòng)更新預(yù)失真的系數(shù)從而使互調(diào)補(bǔ)償達(dá)到預(yù)期的效果。所述的信號(hào)預(yù)失真器采用三階volterra級(jí)數(shù)構(gòu)建功放模型，自適應(yīng)模塊采用流水運(yùn)算方式來(lái)更新功放模型的三階volterra的系數(shù)。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn):1、改善射頻大功率放大器的互調(diào)失真，優(yōu)化互調(diào)性能可達(dá)20dB ；2、節(jié)約FPGA成本，利用低成本FPGA也可以實(shí)現(xiàn)多通道寬帶預(yù)失真；3、自適應(yīng)模塊采用流水運(yùn)算方式來(lái)更新功放模型的三階volterra的系數(shù)可以極大節(jié)約FPGA成本，也不會(huì)由于FPGA資源緊張而導(dǎo)致時(shí)序分析出現(xiàn)問(wèn)題從而影響系統(tǒng)穩(wěn)定性。


圖1為本發(fā)明的結(jié)構(gòu)示意圖；圖2為本發(fā)明的自適應(yīng)模塊的流水運(yùn)算更新信號(hào)預(yù)失真器系數(shù)的流程圖。
具體實(shí)施例方式下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。實(shí)施例如圖1所示，一種功率放大器的非線性失真補(bǔ)償裝置，包括依次連接的第一模數(shù)轉(zhuǎn)換器1、FPGA2、數(shù)模轉(zhuǎn)換器3、功率放大器4和第二模數(shù)轉(zhuǎn)換器5，所述的第二模數(shù)轉(zhuǎn)換器5與FPGA2連接。第一模數(shù)轉(zhuǎn)換器I是14bit模擬數(shù)字轉(zhuǎn)換器，將前級(jí)低噪放送過(guò)來(lái)的信號(hào)采集為存數(shù)字信號(hào)并進(jìn)行編碼。所述的FPGA2包括DDC_DUC模塊21、CFR削峰模塊22、DH)23、自適應(yīng)模塊24和存儲(chǔ)器25，所述的DDC_DUC模塊21的輸入端與第一模數(shù)轉(zhuǎn)換器I連接，所述的DDC_DUC模塊
21、CFR削峰模塊21、DH)23依次連接，所述的DTO23分別與數(shù)模轉(zhuǎn)換器3、自適應(yīng)模塊24連接，所述的自適應(yīng)模塊24與存儲(chǔ)器25連接，所述的第二模數(shù)轉(zhuǎn)換器5的輸出端與存儲(chǔ)器25連接。所述的DDC_DUC模塊21包括DDC單元和DUC單元，所述的DDC單元將數(shù)字信號(hào)進(jìn)行下變頻處理，該下變頻處理包括下混頻和降數(shù)據(jù)率處理，所述的DUC單元將DDC輸出的數(shù)字信號(hào)進(jìn)行上變頻處理，該上變頻處理為數(shù)據(jù)的還原過(guò)程，首先進(jìn)行數(shù)據(jù)速率內(nèi)插還原然后通過(guò)數(shù)字正交混頻將信號(hào)頻譜搬遷到想要的頻率上去。CFR削峰模塊22是實(shí)現(xiàn)信號(hào)削峰功能的模塊，寬帶調(diào)制信號(hào)具有高峰均比，其包絡(luò)起伏變化劇烈。為了處理信號(hào)當(dāng)中的峰值，就必須加大功放的輸出回退，導(dǎo)致功放工作點(diǎn)偏離了最佳位置而影響了工作效率。CFR算法通過(guò)降低信號(hào)的峰均比來(lái)減少功放的輸出回退，從而提高功放的工作效率。所述的DTO23為是信號(hào)預(yù)失真器，通過(guò)將數(shù)字信號(hào)經(jīng)行補(bǔ)償預(yù)失真從而改善功放的互調(diào)性能。所述的自適應(yīng)模塊為信號(hào)預(yù)失真器的系數(shù)更新模塊，一旦功放性能發(fā)生變化，則自適應(yīng)模塊自動(dòng)更新預(yù)失真的系數(shù)從而使互調(diào)補(bǔ)償達(dá)到預(yù)期的效果。數(shù)模轉(zhuǎn)換器3是16bit模擬數(shù)字轉(zhuǎn)換器，將FPGA送過(guò)來(lái)的數(shù)字IQ信號(hào)還原成模擬信號(hào)，PA是功率放大器，將信號(hào)功率進(jìn)行放大。所述的信號(hào)預(yù)失真器采用三階volterra級(jí)數(shù)構(gòu)建功放模型，自適應(yīng)模塊采用流水運(yùn)算方式來(lái)更新功放模型的三階volterra的系數(shù)?？紤]到低成本FPGA的邏輯算術(shù)資源有限，本發(fā)明采用流水方式計(jì)算三階volterra級(jí)數(shù)的系數(shù)來(lái)構(gòu)建自適應(yīng)算法模塊。一個(gè)理想的線性功放，其輸入與輸出應(yīng)該為線性關(guān)系，即輸出應(yīng)該是輸入的線性函數(shù)，而實(shí)際的功放則并不是嚴(yán)格的線性特征，而是一種非線性關(guān)系，這就是功率放大器的非線性失真特性。由于功放物理上的非線性特性,使得大功率功成為互調(diào)失真的放主要來(lái)源，當(dāng)輸入為大信號(hào)時(shí)放大器工作在飽和區(qū)域使得功放出現(xiàn)增益壓縮非線性現(xiàn)象，這是功放的典型的非線性特性產(chǎn)生的原因，除此之外，大功率功放還具有記憶效應(yīng)，電學(xué)的記憶效應(yīng)產(chǎn)生于調(diào)制信號(hào)頻帶內(nèi)的節(jié)點(diǎn)阻抗的不穩(wěn)定，此不穩(wěn)定的包絡(luò)阻抗通常主要由偏置阻抗導(dǎo)致，它是造成電學(xué)記憶效應(yīng)的主要原因。熱學(xué)的記憶效應(yīng)主要由芯片溫度引起，它受到輸入信號(hào)的調(diào)制。所以需要補(bǔ)償功放的失真，必須構(gòu)建數(shù)學(xué)模型對(duì)幅度、相位以及記憶效應(yīng)失真進(jìn)行預(yù)補(bǔ)償，常用的數(shù)學(xué)模型是采用Volterra級(jí)數(shù)構(gòu)建功放模型，考慮到FPGA的資源以及實(shí)際工程應(yīng)用需要的性能，選用三階Volterra級(jí)數(shù)構(gòu)建算法模型，如下式所示:
權(quán)利要求
1.一種功率放大器的非線性失真補(bǔ)償裝置，其特征在于，包括依次連接的第一模數(shù)轉(zhuǎn)換器、FPGA、數(shù)模轉(zhuǎn)換器、功率放大器和第二模數(shù)轉(zhuǎn)換器，所述的第二模數(shù)轉(zhuǎn)換器與FPGA連接。
2.根據(jù)權(quán)利要求1所述的一種功率放大器的非線性失真補(bǔ)償裝置，其特征在于，所述的FPGA包括DDC_DUC模塊、CFR削峰模塊、DB)、自適應(yīng)模塊和存儲(chǔ)器，所述的DDC_DUC模塊的輸入端與第一模數(shù)轉(zhuǎn)換器連接，所述的DDC_DUC模塊、CFR削峰模塊、DPD依次連接，所述的DH)分別與數(shù)模轉(zhuǎn)換器、自適應(yīng)模塊連接，所述的自適應(yīng)模塊與存儲(chǔ)器連接，所述的第二模數(shù)轉(zhuǎn)換器的輸出端與存儲(chǔ)器連接。
3.根據(jù)權(quán)利要求2所述的一種功率放大器的非線性失真補(bǔ)償裝置，其特征在于，所述的DDC_DUC模塊包括DDC單元和DUC單元，所述的DDC單元將數(shù)字信號(hào)進(jìn)行下變頻處理，該下變頻處理包括下混頻和降數(shù)據(jù)率處理，所述的DUC單元將DDC輸出的數(shù)字信號(hào)進(jìn)行上變頻處理，該上變頻處理為數(shù)據(jù)的還原過(guò)程，首先進(jìn)行數(shù)據(jù)速率內(nèi)插還原，然后通過(guò)數(shù)字正交混頻將信號(hào)頻譜搬遷到想要的頻率上去。
4.根據(jù)權(quán)利要求2所述的一種功率放大器的非線性失真補(bǔ)償裝置，其特征在于，所述的CFR削峰模塊降低信號(hào)的峰均比，從而來(lái)減少功放的輸出回退。
5.根據(jù)權(quán)利要求2所述的一種功率放大器的非線性失真補(bǔ)償裝置，其特征在于，所述的Dro為是信號(hào)預(yù)失真器，通過(guò)將數(shù)字信號(hào)經(jīng)行補(bǔ)償預(yù)失真從而改善功放的互調(diào)性能。
6.根據(jù)權(quán)利要求5所述的一種功率放大器的非線性失真補(bǔ)償裝置，其特征在于，所述的自適應(yīng)模塊為信號(hào)預(yù)失真器的系數(shù)更新模塊，一旦功放性能發(fā)生變化，則自適應(yīng)模塊自動(dòng)更新預(yù)失真的系數(shù)從而使互調(diào)補(bǔ)償達(dá)到預(yù)期的效果。
7.根據(jù)權(quán)利要求7所述的一種功率放大器的非線性失真補(bǔ)償裝置，其特征在于，所述的信號(hào)預(yù)失真器采用三階volterra級(jí)數(shù)構(gòu)建功放模型，自適應(yīng)模塊采用流水運(yùn)算方式來(lái)更新功放模型的三階volterra的系數(shù)。
全文摘要
本發(fā)明涉及一種功率放大器的非線性失真補(bǔ)償裝置，包括依次連接的第一模數(shù)轉(zhuǎn)換器、FPGA、數(shù)模轉(zhuǎn)換器、功率放大器和第二模數(shù)轉(zhuǎn)換器，所述的第二模數(shù)轉(zhuǎn)換器與FPGA連接；所述的FPGA包括DDC_DUC模塊、CFR削峰模塊、DPD、自適應(yīng)模塊和存儲(chǔ)器，所述的DDC_DUC模塊的輸入端與第一模數(shù)轉(zhuǎn)換器連接，所述的DDC_DUC模塊、CFR削峰模塊、DPD依次連接，所述的DPD分別與數(shù)模轉(zhuǎn)換器、自適應(yīng)模塊連接，所述的自適應(yīng)模塊與存儲(chǔ)器連接，所述的第二模數(shù)轉(zhuǎn)換器的輸出端與存儲(chǔ)器連接。與現(xiàn)有技術(shù)相比，本發(fā)明具有節(jié)約FPGA成本、穩(wěn)定性高等優(yōu)點(diǎn)。
文檔編號(hào)H03F1/32GK103138686SQ20111039834
公開日2013年6月5日 申請(qǐng)日期2011年12月5日 優(yōu)先權(quán)日2011年12月5日
發(fā)明者許漢銘 申請(qǐng)人:佳律通信設(shè)備(上海)有限公司