專利名稱：一種數(shù)字可控環(huán)形壓控振蕩器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于微電子學(xué)技術(shù)領(lǐng)域，涉及一種數(shù)字可控環(huán)形壓控振蕩器電路。
背景技術(shù)：
伴隨著集成電路工藝的快速發(fā)展，微處理器的工作速度越來越高，因此需要相應(yīng)的電路來產(chǎn)生高性能的時鐘信號。通常采用有源或無源晶振來產(chǎn)生穩(wěn)定的時鐘信號，但輸出信號的頻率較低。因此通常利用鎖相環(huán)路的倍頻作用來產(chǎn)生高頻時鐘信號。常用的產(chǎn)生時鐘的鎖相環(huán)有模擬鎖相環(huán)和數(shù)字鎖相環(huán)。數(shù)字鎖相環(huán)主要受工作速度的限制；同時它們在芯片功耗及引出管腳的數(shù)量方面也存在劣勢。因此通常采用基于環(huán)形振蕩器的模擬鎖相環(huán)結(jié)構(gòu)來產(chǎn)生高頻時鐘信號，以滿足與數(shù)字集成電路工藝兼容的要求。環(huán)形振蕩器是由若干級延遲單元構(gòu)成的環(huán)路，當(dāng)滿足Bariihausen條件時環(huán)路起振。環(huán)形振蕩器具有工藝兼容性好、調(diào)諧范圍寬及多相位輸出的優(yōu)點，但由于環(huán)路的品質(zhì)因數(shù)較低，相位噪聲較差。因此環(huán)形振蕩器的噪聲優(yōu)化成為實現(xiàn)高性能時鐘信號的關(guān)鍵。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種低相位噪聲、與數(shù)字集成電路工藝完全兼容的數(shù)字可控環(huán)形振蕩器電路。本發(fā)明包括三級以上的延遲單元，每級延遲單元包括四個NMOS管、四個PMOS管和一個開關(guān)電容陣列。開關(guān)電容陣列包括并聯(lián)的多個開關(guān)單元，每個開關(guān)單元包括前開關(guān)電容、后開關(guān)電容和開關(guān)，前開關(guān)電容的一端與開關(guān)的一端連接，后開關(guān)電容的一端與開關(guān)的另一端連接；每個開關(guān)單元中的前開關(guān)電容的另一端與第一 NMOS管Wl的漏極、第三NMOS管匪3的源極、第一 PMOS管PMl的漏極、第三PMOS管PM3的漏極連接，作為延遲單元的反相輸出端Vout-，第一 NMOS管匪1的柵極作為延遲單元的第一同相輸入端Vinl+，第一 PMOS管PMl的柵極作為延遲單元的第二反相輸入端Vin2-；每個開關(guān)單元中的后開關(guān)電容的另一端與第二 NMOS管NM2的漏極、第四NMOS管NM4的源極、第二 PMOS管PM2的漏極、第四PMOS管PM4的漏極連接，作為延遲單元的同相輸出端Vout+，第二NMOS管匪2的柵極作為延遲單元的第一反相輸入端Vinl-，第二 PMOS管PM2的柵極作為延遲單元的第二同相輸入端Vin2+ ；第三NMOS管匪3的漏極與第四PMOS管PM4的柵極連接，第四NMOS管NM4的漏極與第三PMOS管PM3的柵極連接；第三NMOS管匪3的柵極和第四NMOS管NM4的柵極連接，作為外部電壓控制端Vctrl ；第一、第二、第三和第四PMOS管的源極連接外部電源電壓，第一、第二 NMOS管的源極接地。前開關(guān)電容和后開關(guān)電容均采用三維叉指電容，包括多層水平設(shè)置的平面叉指電容，所述的平面叉指電容為設(shè)置在硅襯底上的一對平面呈梳齒狀的金屬膜，每個金屬膜包括平行的梳齒條和連接條，連接條將多個梳齒條并接，兩片金屬膜呈叉指狀設(shè)置，相鄰兩層的平面叉指電容的兩片金屬膜位置互換，并通過設(shè)置在連接條處的金屬化通孔連通，在豎直方向上形成立面叉指電容。中間級延遲單元中的每級延遲單元的第一同相輸入端與前一級延遲單元的反相輸出端、下一級延遲單元的第二同相輸入端連接，第一反相輸入端與前一級延遲單元的同相輸出端、下一級延遲單元的第二反相輸入端連接，第二同相輸入端與前一級延遲單元的第一同相輸入端連接，第二反相輸入端與前一級延遲單元的第一反相輸入端連接，反相輸出端與后一級延遲單元的第一同相輸入端連接，同相輸出端與后一級延遲單元的第一反相輸入端連接；第一級延遲單元的第一同相輸入端與第二級延遲單元的第二同相輸入端、最末級延遲單元的同相輸出端連接，第一反相輸入端與第二級延遲單元的第二反相輸入端、 最末級延遲單元的反相輸出端連接，第二同相輸入端與最末級延遲單元的第一反相輸入端連接，第二反相輸入端與最末級延遲單元的第一同相輸入端連接，反相輸出端與第二級延遲單元的第一同相輸入端連接，同相輸出端與第二級延遲單元的第一反相輸入端連接；最末級延遲單元的第一同相輸入端與前一級延遲單元的反相輸出端連接，第一反相輸入端與前一級延遲單元的同相輸出端連接，第二同相輸入端與前一級延遲單元的第一同相輸入端連接，第二反相輸入端與前一級延遲單元的第一反相輸入端連接；各級延遲單元的外部電壓控制端Vctrl均與外部控制電壓連接。本發(fā)明中第一 NMOS管和第二 NMOS管把第一輸入差分信號轉(zhuǎn)換成輸出差分電流， 對輸出節(jié)點進行充電；第一 PMOS管和第二 PMOS管把第二輸入差分信號轉(zhuǎn)換成輸出差分電流，對輸出節(jié)點進行充電；第一輸入信號和第二輸入信號存在相位差，其大小由環(huán)形振蕩器的延遲單元級數(shù)決定。本發(fā)明采用雙輸入的延遲單元結(jié)構(gòu)，可以組成雙環(huán)路的環(huán)形振蕩器， 提高震蕩頻率，降低相位噪聲。本發(fā)明中第三PMOS管和第四PMOS管構(gòu)成交叉耦合的鎖存結(jié)構(gòu)作為反相延遲單元的負載；鎖存結(jié)構(gòu)把輸出信號整形成方波信號，減小了高低電平的轉(zhuǎn)換時間；輸入管工作在開關(guān)狀態(tài)，導(dǎo)通時間減小，從而提高了整個環(huán)路的品質(zhì)因數(shù)，相位噪聲得到優(yōu)化。本發(fā)明中第三NMOS管和第四NMOS管構(gòu)成反饋強度控制單元，在外加控制電壓的控制下，第三NMOS管和第四NMOS管發(fā)生等效導(dǎo)通電阻變化，反饋強度相應(yīng)變化，反饋強度控制了輸出端信號的上升時間和下降時間，從而使延遲單元的延遲時間相應(yīng)改變。本發(fā)明中的開關(guān)電容陣列實現(xiàn)不同子頻帶間的切換，使得在相同的輸出頻率范圍下，環(huán)形振蕩器的電壓-頻率增益可以大大較小，減小了控制端噪聲和襯底噪聲對環(huán)形振蕩器相位噪聲的影響，相位噪聲得以優(yōu)化，同時采用三維叉指電容結(jié)構(gòu)，具有電容密度高、 與數(shù)字工藝兼容的優(yōu)點。


圖1為本發(fā)明的結(jié)構(gòu)示意圖2為圖1中延遲單元的結(jié)構(gòu)示意圖； 圖3為圖2中開關(guān)電容的平面結(jié)構(gòu)示意圖； 圖4為圖2中開關(guān)電容的立面結(jié)構(gòu)示意圖。
具體實施例方式如圖1所示，數(shù)字可控環(huán)形壓控振蕩器電路包括四級延遲單元。
如圖2所示，延遲單元包括四個NMOS管、四個PMOS管和一個開關(guān)電容陣列。開關(guān)電容陣列(圖中虛線框部分)包括并聯(lián)的η個開關(guān)單元，每個開關(guān)單元包括一個開關(guān)Si —&和兩個開關(guān)電容，開關(guān)電容包括前開關(guān)電容Cal —Can和后開關(guān)電容cbl — cbn，每個開關(guān)單元中的前開關(guān)電容Cal…Can的一端與開關(guān)的一端連接，后開關(guān)電容Cbl…Cbn的一端與開關(guān)的另一端連接；每個開關(guān)單元中的前開關(guān)電容Cal--CanW另一端與第一 NMOS管匪1的漏極、第三NMOS管匪3的源極、第一 PMOS管PMl的漏極、第三PMOS管PM3的漏極連接，作為延遲單元的反相輸出端Vout-，第一NMOS管匪1的柵極作為延遲單元的第一同相輸入端Vinl+，第一 PMOS管PMl的柵極作為延遲單元的第二反相輸入端Vin2_ ；每個開關(guān)單元中的后開關(guān)電容Cbl…Cbn的另一端與第二 NMOS管匪2的漏極、第四NMOS管NM4的源極、第二 PMOS管PM2的漏極、第四PMOS管PM4的漏極連接，作為延遲單元的同相輸出端Vout+，第二 NMOS管匪2的柵極作為延遲單元的第一反相輸入端Vinl-，第二 PMOS管PM2的柵極作為延遲單元的第二同相輸入端Vin2+ ；第三NMOS管匪3的漏極與第四PMOS管PM4的柵極連接，第四NMOS管NM4的漏極與第三PMOS管PM3的柵極連接；第三NMOS管匪3的柵極和第四NMOS管NM4的柵極連接，作為外部電壓控制端Vctrl ；第一、第二、第三和第四PMOS管的源極連接外部電源電壓，第一、第二 NMOS管的源極接地。如圖3和圖4所示，開關(guān)電容采用三維叉指電容。該開關(guān)電容包括多層水平設(shè)置的平面叉指電容。平面叉指電容為設(shè)置在硅襯底上的一對平面呈梳齒狀的金屬膜，每個金屬膜包括平行的梳齒條C-2和連接條C-1，連接條C-I將多個梳齒條C-2并接，兩片金屬膜呈叉指狀設(shè)置，相鄰兩層的平面叉指電容的兩片金屬膜位置互換，并通過設(shè)置在連接條處的金屬化通孔C-3連通，在豎直方向上形成立面叉指電容。如圖1所示，四級延遲單元的連接如下
第一級延遲單元1的第一同相輸入端與第二級延遲單元2的第二同相輸入端、第四級延遲單元4的同相輸出端連接，第一反相輸入端與第二級延遲單元2的第二反相輸入端、第四級延遲單元4的反相輸出端連接，第二同相輸入端與第四級延遲單元4的第一反相輸入端連接，第二反相輸入端與第四級延遲單元4的第一同相輸入端連接，反相輸出端與第二級延遲單元2的第一同相輸入端連接，同相輸出端與第二級延遲單元2的第一反相輸入端連接，電壓控制端Vctrl與外部控制電壓連接；
第二級延遲單元2的第一同相輸入端與第一級延遲單元1的反相輸出端、第三級延遲單元3的第二同相輸入端連接，第一反相輸入端與第一級延遲單元1的同相輸出端、第三級延遲單元3的第二反相輸入端連接，第二同相輸入端與第一級延遲單元1的第一同相輸入端連接，第二反相輸入端與第一級延遲單元1的第一反相輸入端連接，反相輸出端與第三級延遲單元3的第一同相輸入端連接，同相輸出端與第三級延遲單元3的第一反相輸入端連接，電壓控制端Vctrl與外部控制電壓連接；
第三級延遲單元3的第一同相輸入端與第二級延遲單元2的反相輸出端、第四級延遲單元4的第二同相輸入端連接，第一反相輸入端與第二級延遲單元2的同相輸出端、第四級延遲單元4的第二反相輸入端連接，第二同相輸入端與第二級延遲單元2的第一同相輸入端連接，第二反相輸入端與第二級延遲單元2的第一反相輸入端連接，反相輸出端與第四級延遲單元4的第一同相輸入端連接，同相輸出端與第四級延遲單元4的第一反相輸入端連接，電壓控制端Vctrl與外部控制電壓連接；第四級延遲單元4的第一同相輸入端與第三級延遲單元3的反相輸出端、第一級延遲單元1的第二反相輸入端連接，第一反相輸入端與第三級延遲單元3的同相輸出端、第一級延遲單元1的第二同相輸入端連接，第二同相輸入端與第三級延遲單元3的第一同相輸入端連接，第二反相輸入端與第三級延遲單元3的第一反相輸入端連接，反相輸出端與第一級延遲單元1的第一反相輸入端連接，同相輸出端與第一級延遲單元1的第一同相輸入端連接，電壓控制端Vctrl與外部控制電壓連接。
權(quán)利要求
1. 一種數(shù)字可控環(huán)形壓控振蕩器電路，包括三級以上的延遲單元，其特征在于每級延遲單元包括四個NMOS管、四個PMOS管和一個開關(guān)電容陣列；所述的開關(guān)電容陣列包括并聯(lián)的多個開關(guān)單元，每個開關(guān)單元包括前開關(guān)電容、后開關(guān)電容和開關(guān)，前開關(guān)電容的一端與開關(guān)的一端連接，后開關(guān)電容的一端與開關(guān)的另一端連接；每個開關(guān)單元中的前開關(guān)電容的另一端與第一 NMOS管的漏極、第三NMOS管的源極、 第一 PMOS管的漏極、第三PMOS管的漏極連接，作為延遲單元的反相輸出端，第一 NMOS管的柵極作為延遲單元的第一同相輸入端，第一 PMOS管的柵極作為延遲單元的第二反相輸入端；每個開關(guān)單元中的后開關(guān)電容的另一端與第二 NMOS管的漏極、第四NMOS管的源極、第二 PMOS管的漏極、第四PMOS管的漏極連接，作為延遲單元的同相輸出端，第二 NMOS管的柵極作為延遲單元的第一反相輸入端，第二 PMOS管的柵極作為延遲單元的第二同相輸入端； 第三NMOS管的漏極與第四PMOS管的柵極連接，第四NMOS管的漏極與第三PMOS管的柵極連接；第三NMOS管的柵極和第四NMOS管的柵極連接，作為外部電壓控制端；第一、第二、第三和第四PMOS管的源極連接外部電源電壓，第一、第二 NMOS管的源極接地；所述的前開關(guān)電容和后開關(guān)電容均采用三維叉指電容，包括多層水平設(shè)置的平面叉指電容，所述的平面叉指電容為設(shè)置在硅襯底上的一對平面呈梳齒狀的金屬膜，每個金屬膜包括平行的梳齒條和連接條，連接條將多個梳齒條并接，兩片金屬膜呈叉指狀設(shè)置，相鄰兩層的平面叉指電容的兩片金屬膜位置互換，并通過設(shè)置在連接條處的金屬化通孔連通，在豎直方向上形成立面叉指電容；中間級延遲單元中的每級延遲單元的第一同相輸入端與前一級延遲單元的反相輸出端、下一級延遲單元的第二同相輸入端連接，第一反相輸入端與前一級延遲單元的同相輸出端、下一級延遲單元的第二反相輸入端連接，第二同相輸入端與前一級延遲單元的第一同相輸入端連接，第二反相輸入端與前一級延遲單元的第一反相輸入端連接，反相輸出端與后一級延遲單元的第一同相輸入端連接，同相輸出端與后一級延遲單元的第一反相輸入端連接；第一級延遲單元的第一同相輸入端與第二級延遲單元的第二同相輸入端、最末級延遲單元的同相輸出端連接，第一反相輸入端與第二級延遲單元的第二反相輸入端、最末級延遲單元的反相輸出端連接，第二同相輸入端與最末級延遲單元的第一反相輸入端連接，第二反相輸入端與最末級延遲單元的第一同相輸入端連接，反相輸出端與第二級延遲單元的第一同相輸入端連接，同相輸出端與第二級延遲單元的第一反相輸入端連接；最末級延遲單元的第一同相輸入端與前一級延遲單元的反相輸出端連接，第一反相輸入端與前一級延遲單元的同相輸出端連接，第二同相輸入端與前一級延遲單元的第一同相輸入端連接，第二反相輸入端與前一級延遲單元的第一反相輸入端連接；各級延遲單元的外部電壓控制端均與外部控制電壓連接。
全文摘要
本發(fā)明涉及一種數(shù)字可控環(huán)形壓控振蕩器電路?，F(xiàn)有產(chǎn)品品質(zhì)因數(shù)低、相位噪聲差。本發(fā)明包括多級延遲單元，每級包括四個NMOS管、四個PMOS管和一個開關(guān)電容陣列；多個開關(guān)單元并聯(lián)成開關(guān)電容陣列，開關(guān)電容采用三維叉指電容；中間級延遲單元第一同相輸入端與前級反相輸出端、下級第二同相輸入端連接，第一反相輸入端與前級同相輸出端、下級第二反相輸入端連接，第二同相輸入端與前級第一同相輸入端連接，第二反相輸入端與前級第一反相輸入端連接，反相輸出端與后級第一同相輸入端連接，同相輸出端與后級第一反相輸入端連接，第一級和最末級延遲單元反相連接。本發(fā)明提高了震蕩頻率、降低了相位噪聲，具有電容密度高、與數(shù)字工藝兼容的優(yōu)點。
文檔編號H03L7/099GK102386914SQ201110297570
公開日2012年3月21日 申請日期2011年9月30日 優(yōu)先權(quán)日2011年9月30日
發(fā)明者孫玲玲, 高海軍 申請人:杭州電子科技大學(xué)