專利名稱：電平位移電路及半導體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電平位移電路(level shift circuit)及半導體器件。
背景技術(shù)：
多電源半導體大規(guī)模集成(large scale integration，LSI)包括電平位移電路，該電平位移電路使得具有不同電源電壓的電路互連(例如，參考日本特許專利公開 No. 2005-252481，No. 05-283997 以及 No. 06-204850)。圖17示出傳統(tǒng)電平位移電路120的一個示例。電平位移電路120輸出與輸入信號Si對應(yīng)的輸出信號So。N溝道MOS晶體管TNll 的柵極經(jīng)由反相器電路121而被供應(yīng)有輸入信號Si，其具有基準電壓GND和第一高電勢電壓VL的信號電平。N溝道MOS晶體管TN12的柵極經(jīng)由反相器電路121以及再一個反相器電路122而被供應(yīng)有輸入信號Si。因此，晶體管TNll與TN12的柵極被供應(yīng)有彼此互為反相的信號。晶體管TNll和TN12的漏極分別耦接至P溝道MOS晶體管TPll和TP12的漏極。 晶體管TPll和TP12的源極被提供有第二高電勢電壓VH，其高于第一高電勢電壓VL。進一步，晶體管TPll的柵極耦接至晶體管TP12的漏極，晶體管TP12的柵極耦接至晶體管TPll 的漏極。這形成了所稱的交叉耦接連接(交叉連接)。輸出信號So從晶體管TPll與TP12 之間的節(jié)點WOO經(jīng)由反相器電路123輸出。在電平位移電路120中，響應(yīng)于具有H電平(第一高電勢電壓電平VL)的輸入信號Si，晶體管TNll被解除激活(inactivated)并且晶體管TN12被激活。隨后，晶體管TPll 被激活并且晶體管TP12被解除激活。這樣就從反相器電路123輸出具有H電平(第二高電勢電壓電平VH)的輸出信號So。當具有L電平(基準電壓電平GND)的輸入信號Si被輸入時，晶體管TNll被激活并且晶體管TN12被解除激活。隨后，晶體管TPll被解除激活并且晶體管TP12被激活。這樣就從反相器電路123輸出具有L電平(基準電壓電平GND)的輸出信號So。以這種方式，電平位移電路120將具有基準電壓GND和第一高電勢電壓VL的信號電平的輸入信號Si轉(zhuǎn)換為具有基準電壓GND和第二高電勢電壓VH的信號電平的輸出信號 So0N溝道MOS晶體管TNll和TN12的漏極經(jīng)由激活的P溝道MOS晶體管TPll和TP12 而被供應(yīng)有第二高電勢電壓VH。因而，為N溝道MOS晶體管TNll和TN12設(shè)置了對應(yīng)于第二高電勢電壓VH的高耐受電壓。高耐受電壓的晶體管TNll和TN12具有高閾值電壓。近來，半導體集成電路的電源電壓有下降的趨勢。因而，向具有高閾值電壓的晶體管TNll和 TN12提供第一高電勢電壓VL，會導致如下所述出現(xiàn)的問題。當?shù)谝桓唠妱蓦妷篤L接近晶體管TNll和TN12的閾值電壓時，第一高電勢電壓VL可能無法激活晶體管TN12。在這一情況下，晶體管TN12不能生成足以將節(jié)點WOO處的電壓降低至基準電壓電平GND的電流。 結(jié)果是，電平位移電路120可能無法正常運行。

發(fā)明內(nèi)容
本發(fā)明的一個方案提供一種電平位移電路，包括電平轉(zhuǎn)換單元，其將具有第一電壓的信號電平的輸入信號轉(zhuǎn)換成具有第二電壓的信號電平的信號，所述第二電壓高于所述第一電壓。所述電平轉(zhuǎn)換單元包括第一導電類型的第一和第二 MOS晶體管以及第二導電類型的第三和第四MOS晶體管，所述第二導電類型與所述第一導電類型不同，并且其切換依據(jù)所述輸入信號而控制。所述第三和第四MOS晶體管包括分別經(jīng)由所述第一和第二 MOS晶體管而被提供有所述第二電壓的漏極?？刂茊卧罱又了鲭娖睫D(zhuǎn)換單元。在檢測到所述第一電壓的減小時，控制單元控制所述第三和第四MOS晶體管的體偏壓(body bias)以減小所述第三和第四MOS晶體管的閾值電壓。本發(fā)明的這一方案防止了電源電壓減小時的工作失效。本發(fā)明的其他目的和優(yōu)點，部分將在以下說明中陳述，并且部分可從說明書中顯而易見或者可從本發(fā)明的實踐中得知。本發(fā)明的目的和優(yōu)點將利用所附權(quán)利要求中具體指出的元件及其組合來實現(xiàn)和獲得。應(yīng)當理解，前文的概述以及下文的詳述均為示例性和解釋性的，而并非對于權(quán)利要求所要求保護的本發(fā)明的限制。


參照以下優(yōu)選實施例的說明以及附圖，可以更好地理解本發(fā)明及其目的和優(yōu)點， 在這些附圖中圖1為根據(jù)第一實施例的電平位移電路的電路圖；圖2為根據(jù)第一實施例的N溝道MOS晶體管的截面示意圖；圖3為顯示根據(jù)第一實施例的電平位移電路的工作的時序圖；圖4為根據(jù)第二實施例的電平位移電路的電路圖；圖5為選擇電路的電路圖；圖6為根據(jù)第二實施例的N溝道MOS晶體管的截面示意圖；圖7為顯示根據(jù)第二實施例的電平位移電路的工作的表格；圖8為顯示根據(jù)第二實施例的電平位移電路的工作的表格；圖9為顯示根據(jù)第二實施例的電平位移電路的工作的時序圖；圖10為根據(jù)第三實施例的電平位移電路的電路圖；圖11為根據(jù)第三實施例的轉(zhuǎn)換表；圖12為顯示根據(jù)第三實施例的電平位移電路的工作的時序圖；圖13為顯示電平位移電路的修改示例的框圖；圖14為轉(zhuǎn)換表的修改示例；圖15為電平位移電路的修改示例的電路圖；圖16為包括電平位移電路的LSI的框圖；以及圖17為傳統(tǒng)電平位移電路的電路圖。
具體實施方式
現(xiàn)在將參照圖1至圖3來描述第一實施例。電平位移電路1將具有基準電壓(低電勢電壓)及第一高電勢電壓VL的信號電平的輸入信號Si轉(zhuǎn)換成具有基準電壓GND及第二高電勢電壓VH(其高于第一高電勢電壓 VL)的信號電平的輸出信號So。在下文中，為了簡潔起見，第一高電勢電壓VL的電平被稱為Hl電平，第二高電勢電壓VH的電平被稱為H2電平，并且基準電壓GND的電平被稱為L 電平。電平位移電路1包括電平轉(zhuǎn)換單元10、檢測單元20及控制單元30。電平轉(zhuǎn)換單元10將Hl電平的輸入信號Si轉(zhuǎn)換成H2電平的輸出信號So。檢測單元20檢測第一高電勢電壓VL的減小?？刂茊卧?0依據(jù)檢測單元20的檢測結(jié)果控制電平轉(zhuǎn)換單元10中MOS 晶體管的體偏壓(body bias)Vbb0現(xiàn)在將描述電平轉(zhuǎn)換單元10的結(jié)構(gòu)。反相器電路11接收作為工作電壓的第一高電勢電壓VL以及輸入信號Si，該輸入信號具有L電平與Hl電平之間的放大范圍(amplification range)。反相器電路11將通過對輸入信號Si的邏輯進行反相所得到的輸出電壓Vl提供至N溝道MOS晶體管Tm的柵極以及反相器電路12。反相器電路12被提供有第一高電勢電壓VL作為工作電壓。反相器電路12將通過對輸出信號Vl的邏輯進行反相所得到的輸出電壓V2提供至N溝道MOS晶體管TN2的柵極。也即，晶體管Tm的柵極被提供有輸出電壓VI，其為輸入信號Si的反相電平，而晶體管TN2的柵極被提供有輸出電壓V2，其具有與輸入信號Si相同的電平。因而， 晶體管Tm和TN2被控制為使得它們根據(jù)輸入信號Si以互補的方式被激活和解除激活。晶體管 i的漏極耦接至P溝道MOS晶體管TPl的漏極以及P溝道MOS晶體管 TP2的柵極。晶體管Tm的源極接地。晶體管TN2的漏極耦接至晶體管TP2的漏極以及晶體管TPI的柵極。晶體管TN2的源極接地。以這種方式，晶體管Tm與TPI之間的節(jié)點m 耦接至晶體管TP2的柵極，晶體管TN2與TP2之間的節(jié)點N2耦接至晶體管TPl的柵極。晶體管TPl和TP2的源極被提供有第二高電勢電壓VH。進一步，晶體管TN2與TP2 之間的節(jié)點N2耦接至反相器電路13。反相器電路13被提供有第二高電勢電壓VH作為工作電壓。反相器電路13輸出輸出信號So，該輸出信號具有由L電平及H2電平確定的放大范圍。進一步，晶體管Tm和TN2的背柵極(back gate)耦接至控制單元30的輸出端子。 晶體管Tm和TN2的背柵極電壓，也即體偏壓Vbb，是由檢測單元20及控制單元30控制。 體偏壓Vbb是指施加至晶體管Tm和TN2的背柵極、特別是施加至晶體管Tm和TN2的基體(襯底或阱，等等)的偏置電壓。每個晶體管Tm、TN2、TPl、TP2均為高耐受電壓元件，并且其元件耐受電壓相應(yīng)于第二高電勢電壓VH而設(shè)置。P溝道MOS晶體管TPl和TP2為第一導電類型的第一和第二 MOS晶體管的示例，N溝道MOS晶體管 i和TN2為第二導電類型的第三和第四MOS晶體管的示例，第一高電勢電壓VL為第一電壓的示例，第二高電勢電壓VH為第二電壓的示例。現(xiàn)在將描述檢測單元20的結(jié)構(gòu)。電阻Rl的第一端子被提供有第一高電勢電壓VL。電阻Rl的第二端子耦接至電容Cl的第一端子。電容Cl的第二端子接地。電阻Rl與電容Cl之間的節(jié)點耦接至N溝道 MOS晶體管TN3的柵極。以這種方式，N溝道MOS晶體管TN3的柵極經(jīng)由包括電阻Rl和電容Cl的低通濾波器21被提供有第一高電勢電壓VL。低通濾波器21用作保護晶體管TN3 的保護電路。N溝道MOS晶體管TN3具有與電平轉(zhuǎn)換單元10中的N溝道MOS晶體管I^l和TN2 相同的導電類型和相同的尺寸。晶體管TN3與晶體管Tm和TN2同樣是高耐受電壓元件。 當晶體管Tm和TN2的背柵極耦接至源極(顯示的實例中為接地)時，晶體管TN3的閾值電壓Vtha(見圖3)被設(shè)置為與晶體管Tm和TN2的閾值電壓Vth(參照圖3)相同或更高。晶體管TN3包括接地的源極和背柵極，以及耦接至電流源22第一端子的漏極。電流源22生成一股電流II。電流源22的第二端子被提供有第二高電勢電壓VH。 電流源22與晶體管TN3之間的節(jié)點N3耦接至反相器電路23的輸入端子。電流Il的電流值依據(jù)例如晶體管TN3的電氣特性(溝道電阻)、反相器電路23的邏輯閾值等進行設(shè)置。反相器電路23被提供有第二高電勢電壓VH作為工作電壓。反相器電路23的輸出端子耦接至控制單元30的輸入端子，以便將從反相器電路23輸出的檢測信號DS供應(yīng)至控制單元30。特別地，當晶體管TN3被激活時，檢測單元20從反相器電路23輸出H2電平的檢測信號DS。當晶體管TN3被解除激活時，檢測單元20從反相器電路23輸出L電平的檢測信號DS。電平轉(zhuǎn)換單元10為轉(zhuǎn)換電路的一個示例，檢測單元20為檢測電路的一個示例， 控制單元30為電壓輸出電路的一個示例，晶體管TN3為第五MOS晶體管以及復(fù)制晶體管 (replica transistor)的一個示例。復(fù)制晶體管包括與目標晶體管(這里為晶體管Tm和 TN2)具有相同特性的晶體管以及閾值稍高于目標晶體管的晶體管。接下來，將描述控制單元30的結(jié)構(gòu)。檢測單元20的檢測信號DS被供應(yīng)至P溝道MOS晶體管TP4的柵極以及N溝道 MOS晶體管TN4的柵極。P溝道MOS晶體管TP4包括被提供有第二高電勢電壓VH的源極以及耦接至電阻R2第一端子的漏極。電阻R2的第二端子耦接至電阻R3的第一端子，電阻R3 的第二端子接地。進一步，N溝道MOS晶體管TN4包括接地的源極以及耦接至電阻R2與R3之間節(jié)點N4的漏極。節(jié)點N4耦接至電平轉(zhuǎn)換單元10中晶體管Tm和TN2的背柵極。也即，節(jié)點 N4處的電壓為Tm和TN2的體偏壓Vbb。例如，當檢測信號DS具有H2電平時，響應(yīng)于該檢測信號DS，晶體管TP4被解除激活并且晶體管TN4被激活。因而，體偏壓Vbb被設(shè)置為地電平。當檢測信號DS具有L電平時，響應(yīng)于該檢測信號DS，晶體管TP4被激活并且晶體管TN4被解除激活。因而，體偏壓Vbb 被設(shè)置為通過利用電阻R2和R3對第二高電勢電壓進行分壓所得到的電壓電平。也即，當與晶體管Tm和TN2具有相同電氣特性(元件特性)的晶體管TN3不能響應(yīng)于第一高電勢電壓VL被激活時(當檢測到第一高電勢電壓VL的減小時)，晶體管Tm和TN2的體偏壓被設(shè)置為高于源極電勢(地電平)。在所示的示例中，由第二高電勢電壓VH及電阻R2和R3 設(shè)置的體偏壓Vbb的電壓值被設(shè)置為0. 6V或更小?，F(xiàn)在將描述被提供有體偏壓Vbb的N溝道MOS晶體管Tm和TN2的截面結(jié)構(gòu)。如圖2所示，ρ—型半導體襯底40具有其中形成有η—型阱41的表面。ρ—型阱42 形成在η_型阱41的表面中。ρ+型阱43、η+型擴散層44以及η+型擴散層45彼此分開地形成在P—型阱42的表面中。進一步，柵極氧化膜46及柵極47形成在ρ—型阱42位于η+型擴散層44與η+型擴散層45之間的表面上。η+型擴散層44、η+型擴散層45、柵極47以及 P+型阱43分別形成N溝道MOS晶體管Tm的源極、漏極、柵極和背柵極。n+型擴散層44接地，η+型擴散層45耦接至節(jié)點Ni，柵極47被提供有反相器電路 11的輸出電壓VI。以這種配置，P+型阱43被提供有來自控制單元30的體偏壓Vbb。如上所述，體偏壓Vbb被設(shè)置為0. 6V或更小。因而，寄生二極管Dl抑制ρ+型阱43與η+型擴散層44之間的電導。這防止了在ρ+型阱43與η+型擴散層44之間流過正向電流。因而，不會發(fā)生由這種正向電流阻礙期望電壓的輸出的問題。晶體管ΤΝ2的截面結(jié)構(gòu)與晶體管Tm類似，因而將不加以描述?，F(xiàn)在將參照圖3描述電平位移電路1的工作。圖3中的橫軸和縱軸依比例有所放大或縮小以便于顯示。首先，將描述第一高電勢電壓VH充分高于檢測電路20中晶體管TN3的閾值電壓 Vtha的情況。當晶體管Tm和TN2的背柵極耦接至源極(顯示的示例中為接地)時，閾值電壓Vtha與晶體管Tm和TN2的閾值電壓Vth相同。在該情況中，晶體管TN3的柵-源極電壓高于晶體管TN3的閾值電壓Vtha。因而，晶體管TN3被激活。這使節(jié)點N3處的電壓偏移至地電平。因而，從反相器電路23輸出H2電平的檢測信號DS。在該狀態(tài)中，即使當體偏壓Vbb位于地電平，電平轉(zhuǎn)換單元10中的晶體管Tm和TN2也以與晶體管TN3同樣的方式響應(yīng)于第一高電勢電壓VL而被激活。響應(yīng)于H電平的檢測信號DS，控制單元30中的晶體管TP4被解除激活并且晶體管 TN4被激活。因而，節(jié)點N4偏移至地電平。在該狀態(tài)中，電平轉(zhuǎn)換單元10中的晶體管TNl 和TN2的體偏壓Vbb偏移至地電平。以這種方式，當?shù)谝桓唠妱蓦妷篤L充分高于晶體管 TNl和TN2的閾值電壓Vth并且其背柵極耦接至源極時，晶體管Tm和TN2的體偏壓Vbb被設(shè)置為地電平。以這種狀態(tài)，在電平轉(zhuǎn)換單元10中，響應(yīng)于Hl電平的輸入信號Si，從反相器電路 11輸出L電平的輸出電壓Vl并且從反相器電路12輸出Hl電平的輸出電壓V2。響應(yīng)于L 電平的輸出電壓VI，晶體管Tm被解除激活。響應(yīng)于Hl電平的輸出電壓V2，晶體管TN2被激活。如上所述，即使當體偏壓Vbb位于地電平時，也能保證晶體管TN2響應(yīng)于具有第一高電勢電壓VL電平的輸出電壓V2被激活。當晶體管TN2被激活時，晶體管TPl的柵極電壓偏移至地電平并激活晶體管TP1。 結(jié)果，節(jié)點Ni，也即晶體管TP2的柵極電壓偏移至第二高電勢電壓VH并使晶體管TP2解除激活。這使節(jié)點N2處的電壓偏移至地電平并從反相器電路13輸出H2電平的輸出信號So。進一步，當輸入信號Si從Hl電平偏移至L電平時，晶體管Tm被激活并且晶體管 TN2被解除激活。結(jié)果，晶體管TP2被激活并且晶體管TPl被解除激活。這使節(jié)點N2處的電壓偏移至第二高電勢電壓VH。因而，從反相器電路13輸出L電平的輸出信號So。接下來，將描述第一高電勢電壓VL充分低于晶體管TN3的閾值電壓Vtha的情況。 當晶體管Tm和TN2的背柵極耦接至源極時，晶體管TN3的閾值電壓即為晶體管Tm和TN2 的閾值電壓Vth。在該情況中，晶體管TN3的柵-源極電壓低于晶體管TN3的閾值電壓Vtha。 因而，晶體管TN3被解除激活。結(jié)果，節(jié)點N3因電流Il以及晶體管TN3的溝道電阻而偏移至第二高電勢電壓VH的電平。因而，從反相器電路23輸出L電平的檢測信號DS。在該狀態(tài)中，當體偏壓Vbb位于地電平時，晶體管Tm和TN2不能以與晶體管TN3同樣的方式響應(yīng)于第一高電勢電壓VL而被激活。選擇性地，驅(qū)動能力(drive capacity)將顯著降低。以這種方式，當?shù)谝桓唠妱蓦妷篤L減小到以至于晶體管Tm和TN2不能正常響應(yīng)于第一高電勢電壓VL而被激活的電平時，檢測電路20供應(yīng)L電平的檢測信號DS，指示出電壓的減小。響應(yīng)于該L電平的檢測信號DS，控制單元30中的晶體管TP4被激活并且晶體管 TN4被解除激活。因而，節(jié)點N4處的電壓，也即，晶體管Tm和TN2的體偏壓Vbb偏移至通過用電阻R2和R3對第二高電勢電壓VH進行分壓所得到的電壓。以這種方式，當?shù)谝桓唠妱蓦妷篤L減小到以至于晶體管Tm和TN2不能正常響應(yīng)于第一高電勢電壓VL而被激活的電平時，控制單元30將晶體管Tm和TN2的體偏壓Vbb設(shè)置為高于地電平的電壓。以這種方式，當背柵極被提供有高于源極電勢(地電平)的體偏壓Vbb，也即，當體偏壓VIA被正向偏置(forward-biased)時，襯底偏置效應(yīng)(substrate bias effect)導致晶體管Tm和TN2的閾值電壓Vth要比它們被正向偏置之前低。因而，即使當?shù)谝桓唠妱蓦妷篤L的電壓電平減小時，晶體管Tm和TN2也能夠響應(yīng)于第一高電勢電壓VL而被充分激活。換言之，在檢測到第一高電勢電壓VL的減小時，控制單元30控制晶體管Tm和TN2 的體偏壓Vbb以使得晶體管Tm和TN2的閾值電壓Vth減小。更特別地，基于使用的高電勢電壓VH和VL、低電勢電壓GND以及晶體管Tm和TN2的電氣特性，第二高電勢電壓VH的分壓(divided voltage)值使得閾值電壓Vth能夠使晶體管I^l和TN2對應(yīng)于減小的第一高電勢電壓VL而被切換。進一步可以理解，將第二高電勢電壓VH的分壓設(shè)置為對應(yīng)于減小的第一高電勢電壓VL而激活晶體管TN3的體偏壓的值。以這種狀態(tài)，在電平轉(zhuǎn)換單元10中，響應(yīng)于Hl電平的輸入信號Si，從反相器電路 11輸出L電平的輸出電壓VI，并且從反相器電路12輸出Hl電平的輸出電壓V2。響應(yīng)于L 電平的輸出電壓VI，晶體管Tm被解除激活。響應(yīng)于Hl電平的輸出電壓V2，晶體管TN2被激活。晶體管TN2的閾值電壓Vth已經(jīng)由于以正向偏置狀態(tài)設(shè)置的體偏壓VIA所導致的襯底偏置效應(yīng)而降低。因而，晶體管ΤΝ2能夠響應(yīng)于具有減小的第一高電勢電壓VL的輸出電壓V2而被充分激活以提供降低節(jié)點Ν2處電勢所必要的電流。這使得節(jié)點Ν2處的電壓從第二高電勢電壓VH快速減小至地電平。因而，晶體管TPl被快速激活，并且晶體管ΤΡ2被解除激活。因此，反相器電路13的輸出信號So被快速地從Η2電平反相至L電平。進一步，當輸入信號Si從Hl電平偏移至L電平時，晶體管Tm被激活并且晶體管 ΤΝ2被解除激活。結(jié)果，晶體管ΤΡ2被激活并且晶體管TPl被解除激活。這導致節(jié)點Ν2處的電壓偏移至第二高電勢電壓VH。因而，從反相器電路13輸出L電平的輸出信號So。第一實施例具有如下所述的優(yōu)點。χ (1)當檢測單元20檢測到第一高電勢電壓VL的減小時，控制單元30控制晶體管 TNl和TN2的體偏壓Vbb以減小閾值電壓Vth。特別地，當檢測單元20檢測到第一高電勢電壓VL的電平減小時，控制單元30將晶體管Tm和TN2的體偏壓Vbb設(shè)置為正向偏置狀態(tài)。由于體偏壓VlDb所導致的襯底偏置效應(yīng)，晶體管Tm和TN2的閾值電壓Vth減小。因而，晶體管Tm和ΤΝ2能夠響應(yīng)于電壓電平已經(jīng)減小了的第一高電勢電壓VL而被激活。因此，即使當電源電壓(即，第一高電勢電壓VL)減小時，也能夠防止電平位移電路1失效。χ (2)在檢測單元20檢測到第一高電勢電壓VL的減小時，控制單元30才將晶體管 TNl和ΤΝ2的體偏壓Vbb設(shè)置為正向偏置狀態(tài)。也即，只要晶體管Tm和ΤΝ2能夠響應(yīng)于具有第一高電勢電壓VL的電平的信號而被充分激活，即使沒有施加正向偏壓(forward-bias)， 也將晶體管Tm和TN2的體偏壓Vbb設(shè)置為源極電勢。因而，當?shù)谝桓唠妱蓦妷篤L為高時， 防止晶體管Tm和TN2的閾值電壓Vth以不必要的方式減小。這防止了晶體管Tm和TN2 被解除激活時漏電流的增加。X (3)當與晶體管Tm和TN2具有相同電氣特性的晶體管TN3響應(yīng)于第一高電勢電壓VL被解除激活時，檢測單元20生成L電平的檢測信號DS指示出檢測到第一高電勢電壓 VL的減小。這在沒有施加正向偏壓時允許控制單元30準確地檢測第一高電勢電壓VL是否已經(jīng)減小并接近于晶體管Tm和TN2的閾值電壓Vth。現(xiàn)在將參照圖4至圖9描述第二實施例。第二實施例與第一實施例的區(qū)別在于電平位移電路2包括多個電平轉(zhuǎn)換單元10，還在于控制單元50的結(jié)構(gòu)。以下描述將集中于與第一實施例的不同之處。如圖4所示，控制單元50中的電壓生成電路51由從檢測單元20輸出的L電平檢測信號DS激活以生成具有特定(certain)電壓值的體偏壓Vbb?，F(xiàn)在將描述電壓生成電路 51的結(jié)構(gòu)。來自檢測單元20的檢測信號DS被供應(yīng)至P溝道MOS晶體管TP5的柵極以及N溝道MOS晶體管TN5的柵極。晶體管TP5的源極被提供有第二高電勢電壓VH。晶體管TP5的漏極經(jīng)由串聯(lián)的多個(本例中為9個)電阻RlO至R18接地。電阻RlO至R18串聯(lián)在被提供有第二高電勢電壓VH的晶體管TP5與地之間。在第二實施例中，RlO至R17八個電阻被設(shè)置為具有相同的電阻值，并且電阻R18被設(shè)置為具有高于電阻RlO至R17的電阻值。當晶體管TP5響應(yīng)于L電平的檢測信號DS被激活時，電壓生成電路51生成通過使用電阻RlO至R18對第二高電勢電壓VH與地之間的電勢差進行分割所得到的分壓。例如，當晶體管TP5被激活時，在電阻RlO與地之間的耦接點(節(jié)點WO)以及電阻RlO至R17 之間的其他耦接點(節(jié)點Nll至W7)處，是通過使用相應(yīng)的特定分壓比(dividing ratio) 來對第二高電勢電壓VH與地之間的電壓進行分壓而生成分壓。節(jié)點NlO至N17分別耦接至開關(guān)SWO至SW7的第一端子。開關(guān)SWO至SW7的第二端子共同耦接至輸出端子To。開關(guān)SWO至SW7是被如此控制以使它們由來自選擇電路60 的選擇信號SS而被激活和解除激活。特別地，開關(guān)SWO至SW7其中之一是響應(yīng)于選擇信號 SS而被激活。激活的開關(guān)將相應(yīng)的節(jié)點NlO至N17其中之一耦接至輸出端子To以使輸出端子To處的電勢依其所耦接的節(jié)點的電勢而變化。以這種方式，響應(yīng)于L電平的檢測信號 DS,電壓生成電路51為電平轉(zhuǎn)換單元10、上限檢測器52及下限檢測器55供應(yīng)體偏壓Vbb， 該體偏壓Vbb是對應(yīng)于來自選擇電路60的選擇信號SS而呈現(xiàn)在輸出端子To處的電勢。輸出端子To耦接至N溝道MOS晶體管TN5的漏極。N溝道MOS晶體管TN5的源極接地。N溝道MOS晶體管TN5柵極被供應(yīng)有檢測信號DS。響應(yīng)于H2電平的檢測信號DS，晶體管TN5被激活，并且輸出端子To偏移至地電平。也即，響應(yīng)于H2電平的檢測信號DS，電壓生成電路51將地電平的體偏壓Vbb提供至每個電平轉(zhuǎn)換單元10中的晶體管Tm和TN2。上限檢測器52是用于設(shè)置由電壓生成電路51生成的體偏壓Vbb的上限值的電路。特別地，上限檢測器52檢測體偏壓Vbb的上限值以防止施加體偏壓Vbb時晶體管TNl 和TN2的閾值電壓Vth小于0V?，F(xiàn)在將描述上限檢測器52的結(jié)構(gòu)。電流源53生成一股電流12。該電流源53具有被提供有第二高電勢電壓VH的第一端子以及耦接至N溝道MOS晶體管TN6漏極的第二端子。電流12的電流值可以依據(jù)晶體管TN6的電氣特性(溝道電阻)、反相器電路M的邏輯閾值等進行設(shè)置。在晶體管TN6中，源極及柵極接地。晶體管TN6的背柵極被提供有體偏壓Vbb。晶體管TN6具有與電平轉(zhuǎn)換單元10中N溝道MOS晶體管Tm和TN2相同的導電類型和電氣特性。電流源53與晶體管TN6之間的節(jié)點N5耦接至反相器電路M的輸入端子。反相器電路M發(fā)送上限檢測信號FA至檢測解碼器58。例如，當晶體管TN6被解除激活時，節(jié)點N5處的電壓由于來自電流源53的電流12以及晶體管TN6的溝道電阻而偏移至第二高電勢電壓VH的電平，并且反相器電路M輸出L電平的上限檢測信號FA。當提供至晶體管 TN6背柵極的體偏壓Vbb增加并且晶體管TN6的閾值小于OV時，即使晶體管TN6的柵-源極電壓為0V，晶體管TN6也會被激活。結(jié)果，由于節(jié)點N5處的電壓偏移至地電平，上限檢測器52從反相器電路M輸出H電平的上限檢測信號FA。以這種方式，當晶體管TN6具有與晶體管Tm和TN2相同的電氣特性并且柵_源極電壓為OV的晶體管TN6被激活時，上限檢測器52輸出H電平的上限檢測信號FA。下限檢測器55是設(shè)置由電壓生成電路51生成的體偏壓Vbb的下限值的電路。特別地，下限檢測器55檢測體偏壓Vbb的下限值，利用該下限值的體偏壓Vbb，晶體管Tm和 TN2能夠響應(yīng)于第一高電勢電壓VL而被充分激活?，F(xiàn)在將描述下限檢測器55的結(jié)構(gòu)。電流源56生成一股電流13。電流源56包括被提供有第二高電勢電壓VH的第一端子以及耦接至N溝道MOS晶體管TN7漏極的第二端子。電流13可以被設(shè)置為具有與電流12相同或更小的電流值。晶體管TN7的源極接地，晶體管TN7的柵極被提供有第一高電勢電壓VL。晶體管 TN7的背柵極被提供有體偏壓Vbb。晶體管TN7具有與電平轉(zhuǎn)換單元10中晶體管Tm和 TN2相同的導電類型和電氣特性。電流源56與晶體管TN7之間的節(jié)點N6耦接至反相器電路57的輸入端子。反相器電路57為檢測解碼器58供應(yīng)下限檢測信號FB。例如，當晶體管TN7被解除激活時，節(jié)點 N6處的電壓由于來自電流源56的電流13以及晶體管TN7的溝道電阻而偏移至第二高電勢電壓VH的電平。因而，反相器電路57輸出L電平的下限檢測信號FB。當晶體管TN7的閾值電壓由于向晶體管TN7背柵極施加的體偏壓Vbb (正向偏壓)而小于第一高電勢電壓VL 時，晶體管TN7被激活。結(jié)果，節(jié)點N6處的電壓偏移至地電平，并且下限檢測器55從反相器電路57輸出H電平的下限檢測信號FB。以這種方式，當具有與晶體管Tm和TN2相同的電氣特性并且柵極被提供有第一高電勢電壓VL、背柵極被提供有體偏壓Vbb的晶體管TN7被激活時，下限檢測器55輸出H 電平的下限檢測信號FB。檢測解碼器58基于上限檢測信號FA和下限檢測信號FB生成掩碼信號(mask signaDMS并將掩碼信號MS提供給選擇電路60。特別地，檢測解碼器58在上限檢測信號 FA處于L電平并且下限檢測信號FB處于H電平時輸出H電平的掩碼信號MS。否則，檢測解碼器58生成L電平的掩碼信號MS。這里，如圖7所示，當L電平的上限檢測信號FA和 H電平的下限檢測信號FB輸出時，電壓生成電路51中生成適當?shù)捏w偏壓Vbb，利用該體偏壓Vbb，晶體管Tm和TN2能夠響應(yīng)于當前具有第一高電勢電壓VL電平的信號而被充分激活。否則，由電壓生成電路51生成的體偏壓Vbb的值并不合適。例如，當H電平的上限檢測信號FA被輸出時，從電壓生成電路51輸出的體偏壓Vbb將晶體管Tm和TN2的閾值電壓Vth降低至小于0V。在這種情況中，即使在柵-源極電壓為OV時，晶體管Tm和TN2也被激活，即，晶體管Tm和TN2被耗盡(Cbpleted)。因而，晶體管I^l和TN2將難于充當邏輯電路。進一步，當L電平的下限檢測信號FB被輸出時，體偏壓Vbb為低。因而，即使將體偏壓Vbb提供給晶體管Tm和TN2，也不能使晶體管Tm和TN2的閾值電壓Vth降低到小于第一高電勢電壓VL。在這種情況中，體偏壓Vbb便失效了。圖4所示的選擇電路60響應(yīng)于來自檢測電路20的L電平檢測信號DS而被激活以生成選擇信號SS，該選擇信號SS從開關(guān)SWO開始依次激活電壓生成電路51中的開關(guān)SWO 到SW7。進一步，基于來自檢測解碼器58的掩碼信號MS，選擇電路60生成選擇信號SS以生成體偏壓Vbb，該體偏壓Vbb大于或等于由下限檢測器55所檢測的下限值并小于由上限檢測器52所檢測的上限值。上限檢測器52為第一檢測器的一個示例，下限檢測器55為第二檢測器的一個示例，上限檢測信號FA為第一檢測信號的一個示例，下限檢測信號ra為第二檢測信號的一個示例，晶體管TN6為第六MOS晶體管的一個示例，晶體管TN7為第七MOS晶體管的一個示例。 進一步，選擇電路60為控制單元的一個示例，檢測解碼器58以及選擇電路60形成設(shè)置電路的一個示例，選擇信號SS為控制信號及設(shè)置信號的一個示例，控制單元50為電壓輸出電路的一個示例。現(xiàn)在將參照圖5描述檢測解碼器58及選擇電路60的結(jié)構(gòu)。選擇電路60包括環(huán)形振蕩器62、計數(shù)器65及解碼器67。來自檢測單元20的檢測信號DS經(jīng)由反相器電路61被提供給環(huán)形振蕩器62。環(huán)形振蕩器62具有耦接成環(huán)狀的與非電路(NAND circuit) 63以及多個(圖5中為6個)反相器電路64。與非電路63經(jīng)由反相器電路61被供應(yīng)有檢測信號DS。與非電路63的輸出端子耦接至第一級的反相器電路64。多個反相器電路64串聯(lián)耦接，最后一級反相器電路64的輸出端子耦接至與非電路 63的輸入端子。環(huán)形振蕩器62響應(yīng)于L電平的檢測信號DS而振蕩，并且最后一級反相器電路64輸出具有特定頻率的時鐘信號CK。該時鐘信號CK被供應(yīng)至計數(shù)器65和與非電路 68。計數(shù)器65可以是三比特計數(shù)器。該計數(shù)器65具有分頻器(frequency diVider)6fe至65c，分頻器的數(shù)量對應(yīng)于比特數(shù)(本例中為三個)。分頻器6 將收到的時鐘信號CK的頻率一分為二以生成分頻信號QO并將該分頻信號QO供應(yīng)至分頻器65b。分頻器6 將來自分頻器6 的分頻信號QO —分為二以生成分頻信號Ql并將該分頻信號Ql 供應(yīng)至分頻器65c。分頻信號Ql是通過將時鐘信號CK 一分為四而得到。分頻器65c將來自分頻器6 的分頻信號Ql —分為二以生成分頻信號Q2。分頻信號Q2是通過將時鐘信號 CK 一分為八而得到。以這種方式，計數(shù)器65為寄存器66及解碼器67供應(yīng)由分頻器6 至 65c生成的分頻信號QO至Q2作為計數(shù)信號Q[2:0]。寄存器66基于H電平的時鐘掩碼信號CKM存儲從計數(shù)器65收到的計數(shù)信號 Q[2:0]。特別地，基于該H電平的時鐘掩碼信號CKM，寄存器66存儲從計數(shù)器65輸入的計數(shù)信號Q[2:0]。寄存器66將存儲的計數(shù)信號Q[2:0]供應(yīng)給解碼器67。解碼器67依據(jù)圖8所示的表格通過解碼從計數(shù)器65或寄存器66提供的計數(shù)信號Q[2:0]來生成選擇信號SS。例如，當計數(shù)信號Q[2:0]為“000”時，解碼器67生成激活開關(guān)SWO的選擇信號SS。當計數(shù)信號Q[2:0]為“001”時，解碼器67生成激活開關(guān)SWl的選擇信號SS。檢測解碼器58中的與非電路58a被供應(yīng)有上限檢測信號FA并經(jīng)由反相器電路 58b被供應(yīng)有下限檢測信號FB。與非電路58a為選擇電路60中的與非電路68供應(yīng)掩碼信號MS,該掩碼信號MS通過對上限檢測信號FA和反相的下限檢測信號FB執(zhí)行與非邏輯運算而得到。與非電路68將通過對時鐘信號CK和掩碼信號MS執(zhí)行與非邏輯運算而得到的信號供應(yīng)給反相器電路69，進而，該反相器電路69輸出時鐘掩碼信號CKM。因而，當掩碼信號具有H電平時，反相器電路69輸出時鐘信號CK作為時鐘掩碼信號CKM。當掩碼信號具有L 電平時，反相器電路69輸出固定的L電平的時鐘掩碼信號CKM而不管時鐘信號CK的信號電平。環(huán)形振蕩器62為振蕩電路的一個示例，寄存器66為存儲電路的一個示例，解碼器 67為信號生成電路的一個示例，該信號生成電路生成控制信號或設(shè)置信號。接下來，將描述每個電平轉(zhuǎn)換單元10中被提供有體偏壓Vbb的晶體管Tm和TN2 的截面結(jié)構(gòu)。如圖6所示，P—型半導體襯底70包括其中形成有η—型阱71的表面。ρ—型阱72形成在η—型阱71的表面中。多個電平轉(zhuǎn)換單元10每一個中的N溝道MOS晶體管Tm和TN2 形成在P—型阱72中。例如，當有m個電平轉(zhuǎn)換單元10時，ρ—型阱72中便形成有m個N溝道MOS晶體管Tm和m個N溝道MOS晶體管TN2。圖6示出形成在ρ—型阱72的一個N溝道MOS晶體管TNl。η+型擴散層73和η+型擴散層74形成在ρ_型阱72中。柵極氧化膜75 及柵極76形成在ρ—型阱72位于η+型擴散層73與η+型擴散層74之間的表面上。η+型擴散層73、η+型擴散層74、柵極76以及ρ_型阱72分別形成N溝道MOS晶體管I^l的源極、 漏極、柵極和背柵極。η+型擴散層73接地，η+型擴散層74耦接至節(jié)點Ni，并且柵極76被提供有反相器電路11的輸出電壓VI。ρ_型阱72被提供有來自控制單元50的體偏壓Vbb。因此，體偏壓 Vbb被提供至ρ—型阱72中形成的所有N溝道MOS晶體管Tm和TN2的背柵極。現(xiàn)在將參照圖9描述電平位移電路2的工作。圖9中的橫軸和縱軸依比例有所放大或縮小以便于顯示。響應(yīng)于第一高電勢電壓VL減小時從檢測單元20輸出的L電平檢測信號DS，電壓生成電路51及選擇電路60被激活。響應(yīng)于該L電平的檢測信號DS，選擇電路60中的環(huán)形振蕩器62開始振蕩以生成時鐘信號CK。計數(shù)器65開始對時鐘信號CK計數(shù)。當從計數(shù)器 65輸出的計數(shù)信號Q[2:0]變?yōu)椤?00”時，解碼器67依據(jù)圖8解碼該計數(shù)信號Q[2:0]以輸出激活開關(guān)SWO的選擇信號SS。響應(yīng)于該選擇信號SS，電壓生成電路51中的開關(guān)SWO被激活。該狀態(tài)下，在電壓生成電路51中，晶體管TP5已響應(yīng)于L電平的檢測信號DS而被激活，并且在節(jié)點NlO至N17處有分壓生成。因而，當開關(guān)SWO被激活時，節(jié)點NlO處的電壓作為體偏壓Vbb被提供給上限檢測器52及下限檢測器55。在這種情況下，于本示例中，從上限檢測器52輸出L電平的上限檢測信號FA，并從下限檢測器55輸出L電平的下限檢測信號FB。結(jié)果，從檢測解碼器58 (與非電路58a)輸出L電平的掩碼信號MS。因而，L電平的時鐘掩碼信號CKM被輸出而不管時鐘信號CK的信號電平。因此，該時間點處的計數(shù)信號 Q并不存儲于寄存器66中。之后，當計數(shù)信號Q[2:0]變?yōu)椤?01”時，解碼器67輸出激活開關(guān)SWl的選擇信號 SS0響應(yīng)于該選擇信號SS，開關(guān)SWl被激活，節(jié)點Nll處的電壓偏移至體偏壓Vbb。以這種方式，開關(guān)SWO至SW7從開關(guān)SWO開始被依次激活，也即，節(jié)點NlO至N17處的電壓從節(jié)點 NlO處的電壓(最低電壓)開始被依次設(shè)置為體偏壓Vbb。以這種方式，電壓生成電路51響應(yīng)于L電平的檢測信號DS而被激活，體偏壓被如此生成以使電壓值響應(yīng)于選擇信號SS而逐漸升高。隨著從開關(guān)SWO到SW7的選擇繼續(xù)進行并且計數(shù)信號Q[2 0]變?yōu)椤?11 ”，開關(guān)SW3 被激活，并且體偏壓被設(shè)置為節(jié)點N13處的電壓。在本示例中，當體偏壓被施加至下限檢測器陽中的晶體管TN7的背柵極時，該晶體管TN7被激活。結(jié)果，下限檢測器55檢測節(jié)點 N13處的電壓為體偏壓Vbb的合適下限值并輸出H電平的下限檢測信號FB。在該情況中， 上限檢測器52繼續(xù)輸出L電平的上限檢測信號FA。如上所述，下限檢測器55中電流13的電流值被設(shè)置為與上限檢測器52中的電流12相同或更低。因而，下限檢測器55輸出H電平的下限檢測信號FB。在L電平的上限檢測信號FA和H電平的下限檢測信號FB被輸出期間，從檢測解碼器58輸出掩碼信號MS，并且同步于時鐘信號CK的前沿(leading edge)偏移至H電平的時鐘掩碼信號CKM被供應(yīng)至寄存器66。響應(yīng)于H電平的時鐘掩碼信號CKM，當前的計數(shù)信號Q [2:0](分頻信號Q2、Q1、Q0 = 011)被存儲于寄存器66中。隨后，當計數(shù)信號Q[2:0]變?yōu)椤?00”時，開關(guān)SW4被激活，體偏壓Vbb被設(shè)置為節(jié)點N14處的電壓。在該狀態(tài)中，L電平的上限檢測信號FA和H電平的下限檢測信號FB被輸出，并且H電平的掩碼信號MS被輸出。因而，時鐘信號CK被供應(yīng)至寄存器66作為時鐘掩碼信號CKM。也即，直到L電平的掩碼信號MS被輸出為止，時鐘信號CK都被供應(yīng)至寄存器66 作為時鐘掩碼信號CKM。因此，響應(yīng)于H電平的時鐘掩碼信號CKM，當前的計數(shù)信號Q[2:0] (分頻信號Q2、QUQO = 100)被重寫至寄存器66。然后，當計數(shù)信號Q[2:0]變?yōu)椤?01”時，開關(guān)SW5被激活，體偏壓Vbb被設(shè)置為節(jié)點N15處的電壓。在本示例中，在當前體偏壓Vbb被施加至上限檢測器52中晶體管TN6的背柵極時，晶體管TN6被激活。結(jié)果，當該體偏壓Vbb被施加至晶體管Tm和TN2時，上限檢測器52檢測到晶體管Tm和TN2被耗盡并輸出H電平的上限檢測信號FA。結(jié)果，從檢測解碼器58輸出的掩碼信號MS偏移至L電平，并且時鐘掩碼信號CKM固定至L電平。因而，當前的計數(shù)信號Q[2:0](分頻信號Q2、Q1、Q0= 101)并不存儲在寄存器66中。因此， 在之前選擇操作中生成的計數(shù)信號Q[2:l](分頻信號Q2、Q1、Q0 = 100)保持存儲在寄存器 66中?？梢岳斫?，H電平的上限檢測信號FA是這樣一種信號，其指示檢測到在之前選擇操作中生成的節(jié)點N14處的電壓為合適的體偏壓Vbb上限值。開關(guān)SW6和SW7隨后被選擇。然而，上限檢測信號FA顯然保持在H電平。因而， 時鐘掩碼信號CKM保持固定為L電平，并且寄存器66中存儲的內(nèi)容保持不變。因此，開關(guān) SffO至SW7的選擇可以在例如掩碼信號MS掉至L電平時停止。上述選擇操作(設(shè)置操作)可以將體偏壓VlDb設(shè)置在上限值與下限值之間的一個合適的值并將該設(shè)置存儲于寄存器66中。
當這一選擇操作結(jié)束時，該寄存器66中存儲的計數(shù)信號Q[2:0]被輸出至解碼器 67，該解碼器67進而輸出激活開關(guān)SW4的選擇信號SS。這防止了晶體管I^l和TN2被耗盡，并為晶體管Tm和TN2提供了能夠響應(yīng)于具有第一高電勢電壓VL電平的信號而切換晶體管Tm和TN2的體偏壓Vbb。因此，即使當?shù)谝桓唠妱蓦妷篤L減小時，也可防止電平轉(zhuǎn)換單元10不能工作。每當該第一高電勢電壓VL變化，便可以重復(fù)該選擇操作(設(shè)置操作)。在第一實施例的優(yōu)點(1)至(3)之外，第二實施例還具有如下所述的優(yōu)點。χ (4)包括檢測解碼器58及選擇電路60的控制單元50，逐漸增加體偏壓Vbb的電壓值，檢測體偏壓的下限值及上限值，并將體偏壓設(shè)置在下限值與上限值之間的一個電壓值。結(jié)果，體偏壓Vbb的電壓值是被自動設(shè)置為使晶體管Tm和TN2的閾值電壓Vth大于 0V,并且晶體管Tm和TN2的該閾值電壓Vth使其能夠響應(yīng)于具有第一高電勢電壓VL的信號而被激活。X(5)每當?shù)谝桓唠妱蓦妷篤L改變，控制單元50便重復(fù)設(shè)置體偏壓的操作。這自動設(shè)置了對應(yīng)于當前第一高電勢電壓VL的合適體偏壓Vbb?，F(xiàn)在將參照圖10至圖12描述第三實施例。那些與圖1至圖9中所示相應(yīng)部件相同的部件被賦予了類似或相同的附圖標記。在圖17所示的電平位移電路120中，當晶體管TN12與TP12之間的節(jié)點附00處的電壓從第二高電勢電壓VH的電平變?yōu)榈仉娖綍r，反相器電路123的輸出將不被反相。該問題很可能在輸入信號Si從以下狀態(tài)切換至Hl電平時發(fā)生，該狀態(tài)中晶體管TPll響應(yīng)于 L電平的輸入信號Si被激活，晶體管TNll被激活，晶體管TN12被解除激活，晶體管TP12被激活，并且晶體管TPll被解除激活。特別地，當輸入信號Si從L電平偏移至Hl電平時，晶體管TP12的柵極電壓仍然處于L電平。因而，晶體管TP12被解除激活，并且節(jié)點moo處的電壓處于第二高電勢電壓VH的電平。在該狀態(tài)下，為了使反相電路123的輸出反相，需要將moo處的電壓減小至第二高電勢電壓VH的大約五分之一。然而，當?shù)谝桓唠妱蓦妷?VL被降低時，第一高電勢電壓會接近晶體管TN12的閾值電壓，晶體管TN12不能被充分激活，并且不能得到用于降低moo處電壓的足夠電流。因而，N100處的電壓無法降低至期望電壓值。這導致了反相器電路123的輸出不能被反相的問題。發(fā)明人研究了這一問題，并發(fā)現(xiàn)可以按如下所述計算晶體管Tm和TN2的閾值電壓vth，以使晶體管Tm和TN2的閾值電壓Vth使能相對于具有第一高電勢電壓VL的信號進行切換。具體而言，當圖10中所示電平轉(zhuǎn)換單元IOa的晶體管TN2能夠響應(yīng)于具有Hl電平的輸入信號Si而被充分激活時，在輸入信號Si從L電平偏移至Hl電平之后晶體管TP2 和TN2便立即實質(zhì)上工作在飽和區(qū)。在這種情況中，晶體管TP2的漏極電流Idl等于晶體管TN2的漏極電流Id2。因而，滿足了以下方程式。
權(quán)利要求
1.一種電平位移電路，包括電平轉(zhuǎn)換單元，其將具有第一電壓的信號電平的輸入信號轉(zhuǎn)換成具有第二電壓的信號電平的信號，所述第二電壓高于所述第一電壓，其中所述電平轉(zhuǎn)換單元包括第一導電類型的第一和第二 MOS晶體管以及第二導電類型的第三和第四MOS晶體管，所述第二導電類型與所述第一導電類型不同，并且其切換依據(jù)所述輸入信號而被控制，所述第三和第四MOS 晶體管包括分別經(jīng)由所述第一和第二 MOS晶體管被提供有所述第二電壓的漏極；以及控制單元，其耦接至所述電平轉(zhuǎn)換單元，其中在檢測到所述第一電壓的減小時，所述控制單元控制所述第三和第四MOS晶體管的體偏壓以減小所述第三和第四MOS晶體管的閾值電壓。
2.根據(jù)權(quán)利要求1所述的電平位移電路，還包括檢測單元，所述檢測單元包括所述第二導電類型的第五MOS晶體管，其中所述第五MOS晶體管的閾值大于或等于所述第三和第四MOS晶體管中背柵極耦接至源極時所述第三和第四MOS晶體管的閾值電壓，并且所述第五MOS晶體管在響應(yīng)于所述第一電壓被解除激活時生成檢測信號；其中，所述控制單元依據(jù)來自所述檢測單元的所述檢測信號來控制所述體偏壓。
3.根據(jù)權(quán)利要求2所述的電平位移電路，其中，所述第一導電類型為P型；所述第二導電類型為N型；并且所述控制單元依據(jù)所述檢測信號控制所述體偏壓，以使得所述第三和第四MOS晶體管的閾值大于OV且使能所述第三和第四MOS晶體管響應(yīng)于所述輸入信號的切換。
4.根據(jù)權(quán)利要求3所述的電平位移電路，其中，所述控制單元包括電壓生成電路，其依據(jù)所述檢測信號生成所述體偏壓；第一檢測器，其檢測所述第三和第四MOS晶體管的閾值電壓是否小于OV并生成第一檢測信號；第二檢測器，其檢測所述第三和第四MOS晶體管響應(yīng)于所述輸入信號的切換并生成第二檢測信號；以及設(shè)置電路，其耦接至所述第一和第二檢測器，其中所述設(shè)置電路依據(jù)所述第一和第二檢測信號設(shè)置所述體偏壓的電壓值，所述設(shè)置電路包括耦接至所述電壓生成電路的控制電路，且所述控制電路依據(jù)所述檢測信號控制所述電壓生成電路以逐漸改變所述體偏壓的電壓值。
5.根據(jù)權(quán)利要求1所述的電平位移電路，其中，所述控制單元依據(jù)所述第一電壓的變化而改變所述體偏壓的電壓值。
6.根據(jù)權(quán)利要求4所述的電平位移電路，其中所述第一檢測器具有與所述第三和第四MOS晶體管相同的電氣特性，并包括所述第二導電類型的第六MOS晶體管，所述第六MOS晶體管包括互相耦接的柵極和源極，且當通過將所述體偏壓施加至所述第六MOS晶體管的背柵極而使所述第六MOS晶體管被激活時，所述第一檢測器生成所述第一檢測信號；并且所述第二檢測器具有與所述第三和第四MOS晶體管相同的電氣特性，并包括所述第二導電類型的第七MOS晶體管，所述第七MOS晶體管包括被施加有所述體偏壓的背柵極，且當所述第七MOS晶體管響應(yīng)于所述第一電壓而被激活時，所述第二檢測器生成所述第二檢測信號。
7.根據(jù)權(quán)利要求4所述的電平位移電路，其中，所述控制單元包括振蕩電路，其響應(yīng)于所述檢測信號生成具有固定頻率的時鐘信號；計數(shù)器，其耦接至所述振蕩電路，用以對所述時鐘信號計數(shù)；以及信號生成電路，其基于所述計數(shù)器的計數(shù)值生成控制信號，所述控制信號控制所述電壓生成電路以逐漸增大所述體偏壓的電壓值。
8.根據(jù)權(quán)利要求7所述的電平位移電路，其中，所述設(shè)置電路包括存儲電路，所述存儲電路在基于所述第一檢測信號和所述第二檢測信號的定時存儲所述計數(shù)器的計數(shù)值；并且所述信號生成電路基于所述存儲電路中存儲的計數(shù)值生成所述控制信號。
9.根據(jù)權(quán)利要求1所述的電平位移電路，其中，所述控制單元依據(jù)所述第一電壓的電壓值以及通過將所述第二電壓的電壓值除以所述第一電壓的電壓值所得到的值來控制所述體偏壓O
10.根據(jù)權(quán)利要求9所述的電平位移電路，其中所述控制單元包括除法器，其通過將所述第二電壓的電壓值除以所述第一電壓的電壓值而生成計算值；設(shè)置信號生成電路，其包括轉(zhuǎn)換表，所述轉(zhuǎn)換表預(yù)先將所述第一電壓的電壓值以及所述除法器的計算值與特定的體偏壓電壓值相關(guān)聯(lián)，并且所述設(shè)置信號生成電路生成設(shè)置信號，該設(shè)置信號依據(jù)所述轉(zhuǎn)換表設(shè)置所述體偏壓的電壓值；以及電壓生成電路，其生成體偏壓，該體偏壓具有與從所述設(shè)置信號生成電路供應(yīng)的設(shè)置信號相對應(yīng)的電壓值。
11.根據(jù)權(quán)利要求10所述的電平位移電路，其中，當所述特定的體偏壓電壓值大于所述第一電壓的電壓值時，所述控制單元輸出報警信號，該報警信號指示出所述第一電壓不合適。
12.根據(jù)權(quán)利要求9所述的電平位移電路，其中所述第一和第二 MOS晶體管中每個都包括漏極及柵極，所述第一 MOS晶體管的漏極耦接至所述第二 MOS晶體管的柵極，所述第一 MOS晶體管的柵極耦接至所述第二 MOS晶體管的漏極，且所述第一和第二 MOS晶體管的漏極分別耦接至所述第三和第四MOS晶體管的漏極；并且所述控制單元依據(jù)所述第三和第四MOS晶體管的閾值電壓生成所述體偏壓，該閾值電壓通過以下方程式計算
13.根據(jù)權(quán)利要求1所述的電平位移電路，還包括第一開關(guān)，其控制所述第三MOS晶體管的體偏壓，以使所述第三MOS晶體管的閾值電壓在所述第三MOS晶體管被激活時減小，而在所述第三MOS晶體管被解除激活時增大；以及第二開關(guān)，其控制所述第四MOS晶體管的體偏壓，以使所述第四MOS晶體管的閾值電壓在所述第四MOS晶體管被激活時減小，而在所述第四MOS晶體管被解除激活時增大。
14.一種電平位移電路，包括轉(zhuǎn)換電路，其包括接收輸入信號的晶體管，并轉(zhuǎn)換所述輸入信號的幅度；檢測電路，其包括所述晶體管的復(fù)制晶體管，并檢測所述復(fù)制晶體管響應(yīng)于所述輸入信號的電壓電平是變?yōu)閷ㄟ€是非導通；以及電壓輸出電路，其耦接至所述轉(zhuǎn)換電路及所述檢測電路，其中所述電壓輸出電路響應(yīng)于所述復(fù)制晶體管為非導通的檢測，將體偏壓施加至所述晶體管以使所述復(fù)制晶體管變?yōu)閷ā?br> 15.根據(jù)權(quán)利要求14所述的電平位移電路，其中，響應(yīng)于施加至所述晶體管的柵極的所述輸入信號的電壓電平，當大于所述電壓電平的電源電壓施加在所述晶體管的源極與漏極之間時，所述轉(zhuǎn)換電路轉(zhuǎn)換所述輸入信號的幅度。
16.一種半導體器件，包括第一電路，其工作在第一電壓；第二電路，其工作在大于所述第一電壓的第二電壓；及電平位移電路，其將具有所述第一電壓的信號電平的輸入信號轉(zhuǎn)換成具有所述第二電壓的信號電平的信號，其中所述電平位移電路包括電平轉(zhuǎn)換單元，且該電平轉(zhuǎn)換單元包括第一導電類型的第一和第二 MOS晶體管以及第二導電類型的第三和第四MOS晶體管，所述第二導電類型與所述第一導電類型不同，并且其切換依據(jù)所述輸入信號以互補的方式而被控制，所述第三和第四MOS晶體管包括分別經(jīng)由所述第一和第二 MOS晶體管被提供有所述第二電壓的漏極；以及控制單元，其耦接至所述電平轉(zhuǎn)換單元，其中在檢測到所述第一電壓的減小時，所述控制單元控制所述第三和第四MOS晶體管的體偏壓以減小所述第三和第四MOS晶體管的閾值電壓。
全文摘要
本發(fā)明提供一種電平位移電路及半導體器件，該電平位移電路包括電平轉(zhuǎn)換單元，其將具有第一電壓的信號電平的輸入信號轉(zhuǎn)換成具有第二電壓的信號電平的信號，所述第二電壓高于所述第一電壓。所述電平轉(zhuǎn)換單元包括第一導電類型的第一和第二MOS晶體管以及第二導電類型的第三和第四MOS晶體管，所述第二導電類型與所述第一導電類型不同，并且其切換依所述輸入信號而控制。所述第三和第四MOS晶體管包括分別經(jīng)由所述第一和第二MOS晶體管被提供有所述第二電壓的漏極。在檢測到所述第一電壓的減小時，控制單元控制所述第三和第四MOS晶體管的體偏壓以減小所述第三和第四MOS晶體管的閾值電壓。本發(fā)明能夠防止電源電壓減小時的工作失效。
文檔編號H03K19/0185GK102480288SQ20111026165
公開日2012年5月30日 申請日期2011年8月29日 優(yōu)先權(quán)日2010年11月30日
發(fā)明者小川和樹 申請人:富士通半導體股份有限公司