專利名稱：復(fù)位電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別涉及一種新型的復(fù)位電路。
背景技術(shù)：
如今，集成電路發(fā)展十分迅速，而對(duì)于集成電路特別是數(shù)字集成電路來說，復(fù)位是其中必不可少的功能之一。復(fù)位電路的作用在于使集成電路初始化，以此消除由于集成電路上電或電源波動(dòng)等原因而造成的電路混亂狀態(tài)?，F(xiàn)有的復(fù)位電路通常由分壓?jiǎn)卧碗妷簷z測(cè)單元組成，如圖1所示，分壓?jiǎn)卧?br> 電阻Rl和R2組成，分得的電壓Vl = Fddxd),電壓檢測(cè)單元由電阻R3和NMOS管麗1
RI + R2
組成。該復(fù)位電路的工作原理為開始上電時(shí)，電源電壓Vdd比較低，分壓點(diǎn)電壓vl也比較低，并且低于NMOS管麗1的閾值電壓，那么NMOS管麗1關(guān)閉，此時(shí)v2點(diǎn)電壓為高，經(jīng)過反相器INVl，輸出的復(fù)位信號(hào)Rst_b為低電平；隨著電源電壓Vdd的升高，分壓點(diǎn)電壓vl也逐步升高，當(dāng)vl大于NMOS管MNl的閾值電壓后，NMOS管MNl導(dǎo)通，這時(shí)NMOS管MNl的下拉電流能力大于R3的上拉電流的能力，v2點(diǎn)電壓變低，經(jīng)過反相器INVl后，輸出的復(fù)位信號(hào)Rst_b為高電平。但是，圖1所示的復(fù)位電路會(huì)占用非常大的芯片面積，已不能適應(yīng)集成電路的發(fā)展趨勢(shì)，為此，出現(xiàn)了圖2所示的復(fù)位電路。圖2作為圖1的技術(shù)改進(jìn)，分壓?jiǎn)卧械碾娮栌蒒MOS管代替以節(jié)省芯片面積。圖2所示的復(fù)位電路的工作原理與圖1的工作原理相類似，在此不再贅述。但是，圖1和圖2所示的復(fù)位電路都易受到工藝和溫度的影響?？芍?，MOS管器件的閾值電壓會(huì)受到工藝和溫度的影響，從而產(chǎn)生一定偏差。以圖1所示的復(fù)位電路為例，假定NMOS管MNl的閾值電壓受工藝和溫度的影響而偏離正常值Δν，那么復(fù)位電路只有在
復(fù)位電壓閾值偏移至(1+|^)ΧΔν>時(shí)，才會(huì)輸出復(fù)位信號(hào)Rst_b。由此可知，在圖1所示的復(fù)
K2
位電路中，復(fù)位電壓閾值受工藝和溫度的影響很大。同理，圖2中的復(fù)位電路也存在以上問題。綜上，現(xiàn)有技術(shù)的復(fù)位電路中，工藝和溫度對(duì)復(fù)位電壓閾值的影響很大，使復(fù)位信號(hào)產(chǎn)生時(shí)的電源電壓偏低或者偏高，不能對(duì)集成電路芯片有效復(fù)位。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種復(fù)位電路，以有效地減小工藝和溫度對(duì)復(fù)位電壓閾值的影響。為解決上述問題，本發(fā)明提供一種復(fù)位電路，包括電壓分壓?jiǎn)卧?、電壓檢測(cè)單元和輸出單元，所述電壓分壓?jiǎn)卧ǖ谝?PMOS管和第一 NMOS管，所述第一 NMOS管的閾值電壓小于所述第一 PMOS管閾值電壓的絕對(duì)值，所述第一 PMOS管的柵極接地，源極接電源，漏極連接第一 NMOS管的漏極，所述第一 NMOS管的柵極和漏極相連，源極接地，所述第一 NMOS管的漏極輸出第一控制信號(hào)；所述電壓檢測(cè)單元包括第一 CMOS反相器，所述第一 CMOS反相器接收所述第一控制信號(hào)，并輸出第二控制信號(hào)；所述輸出單元包括第一反相器，所述第一反相器接收所述第二控制信號(hào)，并輸出
第一復(fù)位信號(hào)?？蛇x的，所述的復(fù)位電路還包括緩沖單元，所述緩沖單元適于接收所述第一復(fù)位
信號(hào)，并輸出第二復(fù)位信號(hào)?？蛇x的，所述復(fù)位電路還包括反饋單元，所述反饋單元，適于檢測(cè)所述輸出單元輸出的第一復(fù)位信號(hào)，并根據(jù)所述第一復(fù)位信號(hào)調(diào)節(jié)所述第一 CMOS反相器的閾值電壓?？蛇x的，所述反饋單元包括第一電子開關(guān)和第二 NMOS管，所述第一電子開關(guān)，包括連接所述電壓檢測(cè)單元輸出端的第一端和連接所述第二 NMOS管漏極的第二端，以及控制端，所述控制端接收所述第一復(fù)位信號(hào)，并在第一復(fù)位信號(hào)為高電平時(shí)，導(dǎo)通所述第一端和所述第二端；所述第二 NMOS管的源極接地，柵極連接所述電壓檢測(cè)單元的輸入端?？蛇x的，所述第一電子開關(guān)為第三NMOS管，所述第三NMOS管的柵極連接所述輸出單元的輸出端，漏極連接所述電壓檢測(cè)單元的輸出端，源極連接所述第二 NMOS管的漏極?？蛇x的，所述反饋單元包括第二電子開關(guān)和第二 PMOS管，所述第二電子開關(guān)，包括連接所述電壓檢測(cè)單元輸出端的第一端和連接所述第二 PMOS管漏極的第二端，以及控制端，所述控制端接收所述輸出單元的輸出信號(hào)，并在所述輸出信號(hào)為低電平時(shí)，導(dǎo)通所述第一端和所述第二端；所述第二 PMOS管的源極接電源，柵極連接所述電壓檢測(cè)單元的輸入端?？蛇x的，所述第二電子開關(guān)為第三PMOS管，所述第三PMOS管的柵極連接所述輸出單元的輸出端，漏極接所述電壓檢測(cè)單元的輸出端，源極接所述第二 PMOS管的漏極。與現(xiàn)有技術(shù)相比，本技術(shù)方案公開的復(fù)位電路具有以下優(yōu)點(diǎn)1)當(dāng)工藝和溫度發(fā)生變化時(shí)，同類型MOS管的閾值電壓發(fā)生同向偏移，即同類型MOS管的閾值電壓會(huì)隨著工藝和溫度的影響而同時(shí)升高或降低。那么，電壓分壓?jiǎn)卧謮汉蟮碾妷汉偷谝?CMOS反相器的閾值電壓也會(huì)發(fā)生同向偏移，這樣起到了相互的補(bǔ)償作用，使得復(fù)位信號(hào)產(chǎn)生時(shí)的電源電壓不至過高或過低，從而有效地減小了工藝和溫度對(duì)復(fù)位電壓閾值的影響，進(jìn)而保證了對(duì)集成電路芯片的有效復(fù)位。2)可選方案中，本發(fā)明復(fù)位電路還包括緩沖單元，所述緩沖單元對(duì)輸出單元輸出的第一復(fù)位信號(hào)進(jìn)行整形，并且增強(qiáng)了復(fù)位電路的輸出驅(qū)動(dòng)能力。3)可選方案中，本發(fā)明復(fù)位電路還包括反饋單元，所述反饋單元在檢測(cè)到第一復(fù)位信號(hào)為高電平時(shí)，將反饋單元中的第二 NMOS管并聯(lián)到第一 CMOS反相器，或者將反饋單元中的第二 PMOS管從第一 CMOS反相器斷開，從而使得該復(fù)位電路在產(chǎn)生下電復(fù)位信號(hào)時(shí)所需的復(fù)位電壓閾值較低，或者在產(chǎn)生上電復(fù)位信號(hào)時(shí)所需的復(fù)位電壓閾值較高，有效地避免了由于電源電壓不穩(wěn)定造成的復(fù)位電路的誤操作，提高了復(fù)位電路的抗干擾性能。


圖1是現(xiàn)有技術(shù)的一種復(fù)位電路示意圖；圖2是現(xiàn)有技術(shù)的另一種復(fù)位電路示意4
圖3是本發(fā)明第一實(shí)施例的復(fù)位電路示意圖；圖4是本發(fā)明第一實(shí)施例的復(fù)位電路的工作原理示意圖；圖5是本發(fā)明第一實(shí)施例的復(fù)位電路的補(bǔ)償原理示意圖；圖6是本發(fā)明第二實(shí)施例的復(fù)位電路示意圖；圖7是本發(fā)明第三實(shí)施例的復(fù)位電路示意圖。
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說明。在以下描述中闡述了具體細(xì)節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不同于在此描述的其它方式來實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣。因此本發(fā)明不受下面公開的具體實(shí)施方式
的限制。圖3為本發(fā)明第一實(shí)施例的復(fù)位電路示意圖，如圖3所示，所述復(fù)位電路包括電壓分壓?jiǎn)卧?01、電壓檢測(cè)單元202和輸出單元203， 所述電壓分壓?jiǎn)卧?01，包括第一 PMOS管MPl和第一匪OS管MNAl，所述第一匪OS管MNAl的閾值電壓低于所述第一 PMOS管MPl的閾值電壓的絕對(duì)值，所述第一 PMOS管MPl的柵極接地，源極接電源Vdd，漏極接所述第一 NMOS管MNAl的漏極；所述第一 NMOS管MNAl的柵極與其漏極相連，源極接地，所述第一 NMOS管的漏極輸出第一控制信號(hào)Vl ；所述電壓檢測(cè)單元202，包括第一 CMOS反相器，所述第一 CMOS反相器包括PMOS管MP2和NMOS管MN8，所述PMOS管MP2的柵極和所述NMOS管MN8的柵極相連，并連接所述第一匪OS管MNAl的漏極，所述PMOS管MP2的漏極與所述匪OS管麗8的漏極相連，并輸出第二控制信號(hào)v2 ；所述輸出單元203，包括第一反相器INV3，所述第一反相器INV3的輸入端接收所述第二控制信號(hào)v2，并輸出第一復(fù)位信號(hào)Rst_b'。其中，由PMOS管MP2和匪OS管麗8組成的第一 CMOS反相器的工作原理為當(dāng)所述第一控制信號(hào)vl的電壓低于所述第一 CMOS反相器的閾值電壓時(shí)，所述第一 CMOS反相器中的PMOS管MP2導(dǎo)通，NMOS管MN8截止，所述第一 CMOS反相器輸出的第二控制信號(hào)v2的電壓為高；反之，當(dāng)所述第一控制信號(hào)vl的電壓高于所述第一 CMOS反相器的閾值電壓時(shí)，所述第一 CMOS反相器中的PMOS管MP2截止，NMOS管MN8導(dǎo)通，所述第一 CMOS反相器輸出的第二控制信號(hào)v2的電壓為低。具體地，所述第一 CMOS反相器的閾值電壓與PMOS管MP2和NMOS管MN8的閾值電壓相關(guān)，即當(dāng)PMOS管MP2的閾值電壓降低后，該第一 CMOS反相器的閾值電壓會(huì)相應(yīng)的升高；同樣的，當(dāng)NMOS管MN8的閾值電壓升高后，該第一 CMOS反相器的閾值電壓也會(huì)相應(yīng)的升高。在本發(fā)明實(shí)施例中，所述第一 NMOS管MNAl優(yōu)選為原生NMOS管(Native M0S)，根據(jù)工藝的不同，原生NMOS管(Native M0S)的閾值電壓范圍為OV 0. 3V。所述第一 NMOS管MNAl還可以是其他閾值電壓較低的MOS管。本技術(shù)方案中復(fù)位電路的其他MOS管為在工藝上經(jīng)過閾值調(diào)整的MOS管，根據(jù)工藝的不同，PMOS管的閾值電壓范圍為-0. 4V -0. 8V,NMOS管的閾值電壓范圍為0. 4V 0. 8V。下面結(jié)合圖3和圖4具體介紹本發(fā)明第一實(shí)施例的復(fù)位電路的工作原理
上電過程中，初始上電的電源電壓Vdd較低，并且低于所述第一 PMOS管MPl的閾值電壓的絕對(duì)值，但是由于所述第一 NMOS管MNAl的閾值電壓較低，所以所述第一 NMOS管MNAl導(dǎo)通。此時(shí)，所述第一 NMOS管MNAl的下拉電流能力比所述第一 PMOS管MPl的上拉電流能力強(qiáng)，所以所述電壓分壓?jiǎn)卧?01輸出的第一控制信號(hào)Vl的電壓較低，低于所述第一CMOS反相器的閾值電壓，因此，所述第一 CMOS反相器輸出的第二控制信號(hào)v2的電壓為高，再經(jīng)過所述輸出單元203的第一反相器INV3后，輸出的第一復(fù)位信號(hào)Rst_b'為低。隨著電源電壓Vdd繼續(xù)升高，高于所述第一 PMOS管MPl的閾值電壓的絕對(duì)值后，所述第一 PMOS管MPl導(dǎo)通，此時(shí)所述第一 PMOS管MPl的上拉電流能力增強(qiáng)，所述電壓分壓?jiǎn)卧?01輸出的第一控制信號(hào)Vl的電壓隨之逐漸升高。當(dāng)所述第一控制信號(hào)Vl的電壓高于所述第一CMOS反相器的閾值電壓時(shí)，所述第一 CMOS反相器輸出的第二控制信號(hào)v2的電壓變低，再經(jīng)過所述輸出單元203的第一反相器INV3后，輸出的第一復(fù)位信號(hào)Rst_b'為高。如圖4所示，Vl曲線與反相器閾值曲線的交匯處對(duì)應(yīng)的電源電壓就是該復(fù)位電路的上電復(fù)位電壓閾值。綜上，復(fù)位電路隨著電源電壓Vdd的不斷升高，輸出的第一復(fù)位信號(hào)Rst_b'由低變高，從而產(chǎn)生了有效地上電復(fù)位信號(hào)，集成電路芯片根據(jù)該上電復(fù)位信號(hào)進(jìn)行復(fù)位。反之，在下電過程中，初始的電源電壓Vdd較高，并且高于所述第一 PMOS管MPl的閾值電壓，所述第一 PMOS管MPl和所述第一 NMOS管MNAl均處于導(dǎo)通狀態(tài)。此時(shí)所述第一PMOS管MPl的上拉電流能力大于所述第一NMOS管MNAl的下拉電流能力，所以，所述電壓分壓?jiǎn)卧?01輸出的第一控制信號(hào)vl的電壓為高，并且高于所述第一 CMOS反相器的閾值電壓，所述第一 CMOS反相器輸出的第二控制信號(hào)v2的電壓為低，再經(jīng)過所述輸出單元203的第一反相器INV3后，輸出的第一復(fù)位信號(hào)Rst_b'為高。隨著電源電壓Vdd不斷降低，所述第一控制信號(hào)Vl的電壓也隨著下降，當(dāng)所述第一控制信號(hào)Vl的電壓低于所述第一 CMOS反相器的閾值電壓后，所述第一 CMOS反相器輸出的第二控制信號(hào)v2的電壓變高，再經(jīng)過輸出單元203的第一反相器INV3后，輸出的第一復(fù)位信號(hào)Rst_b'為低。如圖4所示，vl曲線與反相器閾值曲線的交匯處對(duì)應(yīng)的電源電壓就是該復(fù)位電路的下電復(fù)位電壓閾值。綜上，下電過程中，復(fù)位電路隨著電源電壓Vdd的不斷降低，輸出的第一復(fù)位信號(hào)Rst_b'由高變低，從而產(chǎn)生了有效地下電復(fù)位信號(hào)，集成電路芯片根據(jù)該下電復(fù)位信號(hào)進(jìn)行復(fù)位。下面再結(jié)合圖3和圖5對(duì)本發(fā)明第一實(shí)施例的復(fù)位電路在上電復(fù)位時(shí)的補(bǔ)償原理做詳細(xì)說明為了方便分析，首先假定由于受工藝和溫度的影響，復(fù)位電路中NMOS管MNAl和MN8的閾值電壓有所升高，其他MOS管的閾值電壓沒有變化。需要說明的是，NMOS管MNAl升高后的閾值電壓仍然小于PMOS管的閾值電壓的絕對(duì)值。由于受工藝和溫度的影響，第一 NMOS管MNAl的閾值電壓有所升高，也即意味著NMOS管MNAl的內(nèi)阻增大，所以電壓分壓?jiǎn)卧?01經(jīng)過分壓后，輸出的第一控制信號(hào)vl的電壓比正常情況下第一控制信號(hào)vl的電壓高。如圖5所示，曲線1代表的是正常情況下第一控制信號(hào)vl的電壓，曲線3代表的是第一 NMOS管MNAl的閾值電壓升高后，第一控制信號(hào)vl的電壓。同樣的，由于電壓檢測(cè)單元202中NMOS管MN8的閾值電壓升高后，所述第一 CMOS反相器的閾值電壓的斜率也隨之升高。如圖5所示，曲線2代表的正常情況下第一CMOS反相器的閾值電壓斜率，曲線4代表的是NMOS管MN8的閾值電壓升高后，第一 CMOS反相器的閾值電壓斜率。這樣，在正常情況下，復(fù)位電路在Sl點(diǎn)發(fā)生復(fù)位，此時(shí)曲線1和曲線2交匯處對(duì)應(yīng)的電源電壓為所述復(fù)位電路的復(fù)位電壓閾值；而受工藝和溫度的影響導(dǎo)致第一 NMOS管MNAl和MN8的閾值電壓升高后，所述復(fù)位電路在S2點(diǎn)發(fā)生復(fù)位，曲線3和曲線4交匯處對(duì)應(yīng)的電源電壓為補(bǔ)償后的復(fù)位電壓閾值。由圖5得知，第一控制信號(hào)Vl的電壓的升高和第一 CMOS反相器的閾值電壓斜率的升高相互起到了補(bǔ)償?shù)淖饔?，減小了復(fù)位電壓閾值的偏差，從而解決了由于工藝和溫度的影響造成的復(fù)位閾值電壓偏移過大問題，保證了復(fù)位電路對(duì)集成電路芯片的有效復(fù)位。在另一種情況下，若受工藝和溫度的影響，復(fù)位電路中NMOS管MNAl和MN8的閾值電壓有所降低，其他MOS管的閾值電壓沒有變化時(shí)，復(fù)位電路仍然對(duì)復(fù)位電壓閾值起到補(bǔ)償作用。因?yàn)镹MOS管MNAl的閾值電壓降低后，第一控制信號(hào)Vl的電壓比正常情況下第一控制信號(hào)Vl的電壓有所下降，同時(shí)，由于NMOS管MN8的閾值電壓的降低導(dǎo)致第一 CMOS反相器的閾值電壓斜率也有所下降。這樣，第一控制信號(hào)Vl的電壓的降低和第一 CMOS反相器的閾值電壓斜率的降低也相互起到了補(bǔ)償?shù)淖饔?。那么，同樣的，如果?fù)位電路中匪OS管MNA1和麗8，以及PMOS管MP1和MP2的閾值電壓都發(fā)生偏移時(shí)，其補(bǔ)償原理與以上兩種情況相類似，在此不再贅述。以上分析了本發(fā)明第一實(shí)施例的復(fù)位電路在上電復(fù)位時(shí)的補(bǔ)償原理，反之，在下電過程中所述復(fù)位電路仍能起到補(bǔ)償作用，具體的分析與上述上電過程中的補(bǔ)償原理相類似，在此不再贅述。為了使本領(lǐng)域的技術(shù)人員能更清楚、直觀地理解上述補(bǔ)償原理，分別對(duì)如圖2所示的現(xiàn)有技術(shù)的復(fù)位電路和如圖3所示的復(fù)位電路進(jìn)行仿真。上述仿真過程處于相同的條件(例如溫度、上電過程等)下，且兩種電路所需的理想復(fù)位電壓閾值均為1.6V。當(dāng)兩種電路受工藝和溫度影響而導(dǎo)致其中MOS管的閾值電壓偏差0. IV時(shí)，進(jìn)行第一次仿真，其結(jié)果是如圖2所示的現(xiàn)有技術(shù)的復(fù)位電路，實(shí)現(xiàn)復(fù)位的電壓Vdd為1. 85V，即復(fù)位電壓閾值偏差0. 25V ；如圖3所示的本發(fā)明第一實(shí)施例的復(fù)位電路，實(shí)現(xiàn)復(fù)位的電壓Vdd為1. 48V，即復(fù)位電壓閾值偏差-0. 12V。當(dāng)兩種電路受工藝和溫度的影響而導(dǎo)致其中MOS管的閾值電壓偏差-0. IV時(shí)，進(jìn)行第二次仿真，其結(jié)果是如圖2所示的現(xiàn)有技術(shù)的復(fù)位電路，實(shí)現(xiàn)復(fù)位的電壓Vdd為1. 35V，即復(fù)位電壓閾值偏差-0. 25V ；如圖3所示的本發(fā)明第一實(shí)施例的復(fù)位電路，實(shí)現(xiàn)復(fù)位的電壓Vdd為1.72V，即復(fù)位電壓閾值偏差0. 12V。由以上兩次仿真結(jié)果可以看出，本發(fā)明第一實(shí)施例的復(fù)位電路確實(shí)減小了復(fù)位電壓閾值的偏差，有利于集成電路芯片的有效復(fù)位。圖6示出了本發(fā)明第二實(shí)施例的復(fù)位電路示意圖，如圖6所示，相對(duì)于前述第一實(shí)施例的復(fù)位電路，電壓分壓?jiǎn)卧?01中NMOS管MNA2和MNA3等效于圖3中所示的NMOS管MNAl，所述匪OS管MNA2和MNA3的閾值電壓小于所述第一 PMOS管MPl閾值電壓的絕對(duì)值。本領(lǐng)域技術(shù)人員公知，為了在工藝上易于實(shí)現(xiàn)，可以將多個(gè)寬長(zhǎng)比較大的NMOS管相互串聯(lián)，以獲得寬長(zhǎng)比較小的等效NMOS管。圖6即是利用這一特點(diǎn)，將NMOS管MNA2和MNA3串聯(lián)并等效成圖3所示的NMOS管MNAl。此外，本發(fā)明第二實(shí)施例的復(fù)位電路還包括緩沖單元204和反饋單元205。所述緩沖單元204包括順序連接的反相器INV4和反相器INV5，所述反相器INV4的輸入端連接所述輸出單元203的輸出端，以接收第一復(fù)位信號(hào)Rst_b'，所述第一復(fù)位信號(hào)Rst_b'經(jīng)過反相器INV4和反相器INV5后被整形為第二復(fù)位信號(hào)Rst_b。本實(shí)施例中的緩沖單元204還增強(qiáng)了該復(fù)位電路的輸出驅(qū)動(dòng)能力。所述反饋單元205包括第二 NMOS管MNll和第三NMOS管MNlO，所述第三NMOS管MNlO的柵極連接所述輸出單元203的輸出端，漏極連接所述電壓檢測(cè)單元202的輸出端，源極連接所述第二 NMOS管MNll的漏極；所述第二 NMOS管MNll的柵極連接所述電壓檢測(cè)單元202的輸入端，源極接地。所述反饋單元205主要是在下電過程中，降低了所述電壓檢測(cè)單元202中第一CMOS反相器的閾值電壓，進(jìn)而降低了下電過程中的復(fù)位電壓閾值，使電源電壓較低時(shí)才能產(chǎn)生有效地下電復(fù)位信號(hào)，這樣避免了電源電壓不穩(wěn)定時(shí)產(chǎn)生的誤操作，提高了復(fù)位電路的抗干擾性能。下面結(jié)合圖6對(duì)反饋單元的工作原理進(jìn)行分析由前述第一實(shí)施例的復(fù)位電路的工作原理得知，在下電過程中，所述輸出單元203輸出的第一復(fù)位信號(hào)Rst_b'由高變低。當(dāng)所述第一復(fù)位信號(hào)Rst_b'為高時(shí)，所述第三匪OS管麗10導(dǎo)通，這樣就將所述第二匪OS管麗11與所述第一 CMOS反相器的匪OS管麗8并聯(lián)起來。本領(lǐng)域技術(shù)人員公知的，第一CMOS反相器的閾值電壓與組成反相器的NMOS管的寬長(zhǎng)比成反比，并且將多個(gè)NMOS管并聯(lián)后等效的NMOS管的寬長(zhǎng)比增加。因此，可以得出，NMOS管麗11與MN8并聯(lián)后，所述第一 CMOS反相器中等效的NMOS管的寬長(zhǎng)比增大，從而使得所述第一 CMOS反相器的閾值電壓降低。反之，在上電過程中，所述輸出單元203輸出的第一復(fù)位信號(hào)Rst_b'由低變高，從而產(chǎn)生了有效地上電復(fù)位信號(hào)。當(dāng)所述第一復(fù)位信號(hào)Rst_b'為低時(shí)，所述第三NMOS管MNlO斷開，所述反饋單元205未處于工作狀態(tài)，所述第一 CMOS反相器的閾值電壓不發(fā)生變化。由上述分析可以看出，所述第三NMOS管MNlO等效于電子開關(guān)，本領(lǐng)域技術(shù)人員也可用其他電子開關(guān)器件予以替代，例如可以是NPN晶體管等等。在本發(fā)明第三實(shí)施例中，如圖7所示，所述反饋單元205還可以包括第二 PMOS管MP5和第三PMOS管MP4，所述第三PMOS管MP4的柵極連接所述輸出單元203的輸出端，漏極連接所述電壓檢測(cè)單元202的輸出端，源極連接所述第二 PMOS管MP5的漏極；所述第二PMOS管MP5的源極接電源Vdd，柵極連接所述電壓檢測(cè)單元202的輸入端。與第二實(shí)施例中反饋單元不同的是，在上電過程中，本實(shí)施例的第三PMOS管MP4導(dǎo)通，將所述第二 PMOS管MP5與所述第一 CMOS反相器的PMOS管MP2并聯(lián)。而在下電過程中，本實(shí)施例的第三PMOS管MP4關(guān)閉，將所述第二 PMOS管MP5從所述第一 CMOS反相器中斷開。本領(lǐng)域技術(shù)人員公知的，CMOS反相器的閾值電壓與組成反相器的PMOS管的寬長(zhǎng)比成正比，并且將多個(gè)PMOS管并聯(lián)后等效的PMOS管的寬長(zhǎng)比增加。這樣，在上電過程中，Rst_b ‘開始為低，PMOS管MP5與PMOS管MP2并聯(lián)后，第一 CMOS反相器中等效的PMOS管的寬長(zhǎng)比增加，使得所述第一 CMOS反相器的閾值電壓增加，從而使得電源電壓在較高時(shí)才能產(chǎn)生有效地上電復(fù)位信號(hào)，這樣同樣避免了電源電壓不穩(wěn)定時(shí)產(chǎn)生的誤操作，提高了復(fù)位電路的抗干擾性能。同樣的，本領(lǐng)域技術(shù)人員可以采用其他電子開關(guān)器件例如PNP管，來替代所述第三 PMOS 管 MP4。綜上，上述公開的復(fù)位電路，至少具有如下有益效果1)M0S管的閾值電壓偏移，導(dǎo)致電壓分壓?jiǎn)卧敵龅牡谝豢刂菩盘?hào)的電壓以及電壓檢測(cè)單元的第一 CMOS反相器的閾值電壓發(fā)生同向偏移。而這兩種電壓的同向偏移起到了補(bǔ)償作用，減小了復(fù)位電壓閾值隨工藝和溫度的偏差情況。2)緩沖單元的偶數(shù)個(gè)反相器對(duì)第一復(fù)位信號(hào)進(jìn)行整形，并且增強(qiáng)了該復(fù)位電路的輸出驅(qū)動(dòng)能力。3)在下電過程中，反饋單元將其第二 NMOS管并聯(lián)至第一 CMOS反相器，或者將第二 PMOS管從第一 CMOS反相器中斷開，從而使得該復(fù)位電路在產(chǎn)生下電復(fù)位信號(hào)時(shí)所需的復(fù)位電壓閾值較低，或者在產(chǎn)生上電復(fù)位信號(hào)時(shí)所需的復(fù)位電壓閾值較高，避免了電源電壓在不穩(wěn)定狀態(tài)時(shí)的誤操作，提高了復(fù)位電路的抗干擾性能。本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
9
權(quán)利要求
1.一種復(fù)位電路，其特征在于，包括電壓分壓?jiǎn)卧?、電壓檢測(cè)單元和輸出單元，所述電壓分壓?jiǎn)卧ǖ谝?PMOS管和第一 NMOS管，所述第一 NMOS管的閾值電壓小于所述第一 PMOS管閾值電壓的絕對(duì)值，所述第一 PMOS管的柵極接地，源極接電源，漏極連接第一 NMOS管的漏極，所述第一 NMOS管的柵極和漏極相連，源極耦接于地，所述第一 NMOS管的漏極輸出第一控制信號(hào)；所述電壓檢測(cè)單元包括第一 CMOS反相器，所述第一 CMOS反相器接收所述第一控制信號(hào)，并輸出第二控制信號(hào)；所述輸出單元包括第一反相器，所述第一反相器接收所述第二控制信號(hào)，并輸出第一復(fù)位信號(hào)。
2.根據(jù)權(quán)利要求1所述的復(fù)位電路，其特征在于，所述電壓分壓?jiǎn)卧械牡谝籒MOS管為原生NMOS管。
3.根據(jù)權(quán)利要求1所述的復(fù)位電路，其特征在于，所述輸出單元中的第一反相器為CMOS反相器。
4.根據(jù)權(quán)利要求1所述的復(fù)位電路，其特征在于，還包括緩沖單元，所述緩沖單元適于接收所述第一復(fù)位信號(hào)，并輸出第二復(fù)位信號(hào)。
5.根據(jù)權(quán)利要求4所述的復(fù)位電路，其特征在于，所述緩沖單元包括順序連接的偶數(shù)個(gè)反相器，第一個(gè)反相器的輸入端接收所述輸出單元輸出的第一復(fù)位信號(hào)，最后一個(gè)反相器輸出所述第二復(fù)位信號(hào)。
6.根據(jù)權(quán)利要求5所述的復(fù)位電路，其特征在于，還包括反饋單元，所述反饋單元，適于檢測(cè)所述輸出單元輸出的第一復(fù)位信號(hào)，并根據(jù)所述第一復(fù)位信號(hào)調(diào)節(jié)所述第一 CMOS反相器的閾值電壓。
7.根據(jù)權(quán)利要求6所述的復(fù)位電路，其特征在于，所述反饋單元包括第一電子開關(guān)和第二 NMOS管，所述第一電子開關(guān)，包括連接所述電壓檢測(cè)單元輸出端的第一端和連接所述第二 NMOS管漏極的第二端，以及控制端，所述控制端接收所述第一復(fù)位信號(hào)，并在第一復(fù)位信號(hào)為高電平時(shí)，導(dǎo)通所述第一端和所述第二端；所述第二 NMOS管的源極接地，柵極連接所述電壓檢測(cè)單元的輸入端。
8.根據(jù)權(quán)利要求7所述的復(fù)位電路，其特征在于，所述第一電子開關(guān)為第三NMOS管，所述第三NMOS管的柵極連接所述輸出單元的輸出端，漏極連接所述電壓檢測(cè)單元的輸出端，源極連接所述第二 NMOS管的漏極。
9.根據(jù)權(quán)利要求6所述的復(fù)位電路，其特征在于，所述反饋單元包括第二電子開關(guān)和第二 PMOS管，所述第二電子開關(guān)，包括連接所述電壓檢測(cè)單元輸出端的第一端和連接所述第二 PMOS管漏極的第二端，以及控制端，所述控制端接收所述第一復(fù)位信號(hào)，并在所述輸出信號(hào)為低電平時(shí)，導(dǎo)通所述第一端和所述第二端；所述第二 PMOS管的源極接電源，柵極連接所述電壓檢測(cè)單元的輸入端。
10.根據(jù)權(quán)利要求9所述的復(fù)位電路，其特征在于，所述第二電子開關(guān)為第三PMOS管，所述第三PMOS管的柵極連接所述輸出單元的輸出端，漏極連接所述電壓檢測(cè)單元的輸出端，源極連接所述第二 PMOS管的漏極。
全文摘要
一種復(fù)位電路，包括電壓分壓?jiǎn)卧㈦妷簷z測(cè)單元和輸出單元，電壓分壓?jiǎn)卧ǖ谝籔MOS管和第一NMOS管，第一NMOS管的閾值電壓小于第一PMOS管閾值電壓的絕對(duì)值，第一PMOS管的柵極接地，源極接電源，漏極連接第一NMOS管的漏極，第一NMOS管的柵極和漏極相連，源極接地，第一NMOS管的漏極輸出第一控制信號(hào)；電壓檢測(cè)單元包括第一CMOS反相器，第一CMOS反相器接收所述第一控制信號(hào)，并輸出第二控制信號(hào)；輸出單元包括第一反相器，第一反相器接收所述第二控制信號(hào)，并輸出第一復(fù)位信號(hào)。該復(fù)位電路有效地減小了工藝和溫度對(duì)復(fù)位電壓閾值的影響，保證了對(duì)集成電路芯片的有效復(fù)位。
文檔編號(hào)H03K17/16GK102386898SQ20111024767
公開日2012年3月21日 申請(qǐng)日期2011年8月26日 優(yōu)先權(quán)日2011年8月26日
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