專利名稱：礦井提升機(jī)交流調(diào)速系統(tǒng)高精度快速模擬量采樣方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種對電機(jī)的高精度快速模擬量采樣方法，特別是一種礦井提升機(jī)交流調(diào)速系統(tǒng)高精度快速模擬量采樣方法。
背景技術(shù)：
在電機(jī)控制中，需要時刻對電機(jī)電流、電壓等模擬量檢測，用于對電機(jī)的控制和保護(hù)。 現(xiàn)在的控制系統(tǒng)幾乎都為數(shù)字控制系統(tǒng)，如何準(zhǔn)確、及時的檢測這些模擬量并將其轉(zhuǎn)化為數(shù)字信號供控制電路使用是電機(jī)控制的關(guān)鍵環(huán)節(jié)。另外，無論對電機(jī)進(jìn)行矢量控制還是直接轉(zhuǎn)矩控制，都需要對電機(jī)電壓準(zhǔn)確采樣。 由于通入電機(jī)的電壓大多是經(jīng)過電壓源型逆變器逆變得到的。用傳統(tǒng)的傳感器直接檢測到的是一串脈沖波，其中含有大量的諧波成份，而在電機(jī)控制中通常使用的電壓模型觀測器存在純積分環(huán)節(jié)，輸入電壓中不能含有直流成份，所以直接測量到的電壓無法直接運(yùn)用到對電機(jī)的控制中，需要通過有效的方法提取電壓基波。從調(diào)制器編碼理論的角度看，多數(shù)傳統(tǒng)的模數(shù)轉(zhuǎn)換器均屬于線性脈沖編碼調(diào)制類型，如積分型、逐次逼近型、并行比較型/串并行型、電容陣列逐次比較型及壓頻變換型。積分型模數(shù)轉(zhuǎn)換器工作原理是將輸入電壓轉(zhuǎn)換成時間或頻率，然后由定時器/計(jì)數(shù)器獲得數(shù)字值。其優(yōu)點(diǎn)是用簡單電路就能獲得高分辨率，但缺點(diǎn)是由于轉(zhuǎn)換精度依賴于積分時間，因此轉(zhuǎn)換速率極低。初期的單片模數(shù)轉(zhuǎn)換器大多采用積分型，現(xiàn)在逐次比較型已逐步成為主流。逐次逼近型模數(shù)轉(zhuǎn)換器由一個比較器和數(shù)模轉(zhuǎn)換器通過逐次比較邏輯構(gòu)成，從最高有效位開始，順序地對每一位將輸入電壓與內(nèi)置數(shù)模轉(zhuǎn)換器輸出進(jìn)行比較，經(jīng)η次比較而輸出數(shù)字值。其電路規(guī)模屬于中等。其優(yōu)點(diǎn)是速度較高、功耗低，在低分辯率(< 12位 )時價格便宜，但高精度(>12位)時價格很高。并行比較型/串并行比較型(如TLC5510)。并行比較型模數(shù)轉(zhuǎn)換器采用多個比較器，僅作一次比較而實(shí)行轉(zhuǎn)換，又稱Flash型。由于轉(zhuǎn)換速率極高，η位的轉(zhuǎn)換需要2n - 1個比較器，因此電路規(guī)模也極大，價格也高，只適用于視頻模數(shù)轉(zhuǎn)換器等速度特別高的領(lǐng)域。串并行比較型模數(shù)轉(zhuǎn)換器結(jié)構(gòu)上介于并行型和逐次比較型之間，最典型的是由2個η /2位的并行型模數(shù)轉(zhuǎn)換器配合數(shù)模轉(zhuǎn)換器組成，用兩次比較實(shí)行轉(zhuǎn)換，所以稱為 Half F lash 型。電容陣列逐次比較型模數(shù)轉(zhuǎn)換器在內(nèi)置數(shù)模轉(zhuǎn)換器中采用電容矩陣方式，也可稱為電荷再分配型。一般的電阻陣列數(shù)模轉(zhuǎn)換器中多數(shù)電阻的值必須一致，在單芯片上生成高精度的電阻并不容易。如果用電容陣列取代電阻陣列，可以用低廉成本制成高精度單片模數(shù)轉(zhuǎn)換器。最近的逐次比較型模數(shù)轉(zhuǎn)換器大多為電容陣列式的。壓頻變換型是通過間接轉(zhuǎn)換方式實(shí)現(xiàn)模數(shù)轉(zhuǎn)換的。其原理是首先將輸入的模擬信號轉(zhuǎn)換成頻率，然后用計(jì)數(shù)器將頻率轉(zhuǎn)換成數(shù)字量。從理論上講這種模數(shù)轉(zhuǎn)換器的分辨率幾乎可以無限增加，只要采樣的時間能夠滿足輸出頻率分辨率要求的累積脈沖個數(shù)的寬度。其優(yōu)點(diǎn)是分辨率高、功耗低、價格低，但是需要外部計(jì)數(shù)電路共同完成模數(shù)轉(zhuǎn)換。
綜上所述，電機(jī)控制中需要對電流、電壓準(zhǔn)確快速采樣，現(xiàn)存的幾種采樣方法都很難做到高精度快速性。

發(fā)明內(nèi)容
本發(fā)明的目的是要提供一種礦井提升機(jī)交流調(diào)速系統(tǒng)高精度快速模擬量采樣方法，解決現(xiàn)有模數(shù)轉(zhuǎn)換器存在對電子元器件參數(shù)變化敏感及網(wǎng)絡(luò)復(fù)雜、無法實(shí)現(xiàn)高精度的問題。本發(fā)明的目的是這樣實(shí)現(xiàn)的該采樣方法包括高精度快速采樣的電路，電路有 Σ-Δ調(diào)制功能的模塊、用于濾波的FPGA及用于控制的DSP構(gòu)成，其中Σ-Δ調(diào)制功能的模塊輸出為脈沖流Mdate和高頻的采樣時鐘輸入信號Mclk，二者作為FPGA中濾波器的輸入， FPGA與DSP通過DSP外部接口 XINTF通信；所述的FPGA為現(xiàn)場可編程門陣列；所述的DSP 為數(shù)字信號處理器；所述的XINTF為外部擴(kuò)充存儲器空間；
本發(fā)明實(shí)施方式具體包括以下步驟
步驟一、設(shè)計(jì)合適的具有Σ-Δ調(diào)制功能的模塊，使其差分輸入范圍及采樣速率能滿足實(shí)際需求；根據(jù)所選采樣芯片的差分輸入范圍，采用模擬放大器設(shè)計(jì)調(diào)理電路，使其能滿足需要采樣的模擬信號輸入；輸入的模擬信號經(jīng)過調(diào)理電路后將士5V的輸入電壓范圍變成0. 5V-2. 5V，避開了 ADC轉(zhuǎn)換器的非線性區(qū)，并在其中加入了濾波電路，濾除了輸入中的
高頻分量；
步驟二、選擇處理速度較快的FPGA，在FPGA中設(shè)計(jì)濾波程序，濾波器采用SinJ數(shù)字濾波器，濾波器的輸入信號是由Σ-Δ采樣功能的芯片輸出的輸出脈沖流Mdate、Σ-Δ調(diào)制器的采樣信號Mclk ；Sinc3濾波器濾波的具體實(shí)現(xiàn)方法為
抽取時鐘信號Cnr是由輸入信號Mclk和抽樣率I決定的，鐘信號Cnr是輸入信號Mclk 的#次分頻；當(dāng)在電機(jī)控制中提取電壓基波時，抽取時鐘信號Cnr的頻率一定要和功率開關(guān)管器件的開關(guān)頻率相同；
濾波模塊是先對輸出脈沖流Mdate在輸入信號Mclk時鐘脈沖下進(jìn)行f階的累加，再對累加結(jié)果在抽樣時鐘信號Cnr的脈沖下進(jìn)行f階的差分；
與DSP并行接口模塊是把濾波模塊的輸出結(jié)果按照并行方式放在一個寄存器里，抽樣率取值過大，會造成濾波后數(shù)據(jù)位數(shù)過長，此時在不影響采樣精度的情況下可以把數(shù)據(jù)低位舍去，同時直流增益feinD。與剩余數(shù)據(jù)位數(shù)相對應(yīng)；如果數(shù)據(jù)還沒有來得及讀取就有新數(shù)據(jù)送來，原來的數(shù)據(jù)自動被新發(fā)來的數(shù)據(jù)覆蓋，當(dāng)DSP外部接口讀信號變低時，接口模塊把并行數(shù)據(jù)放在數(shù)據(jù)總線上以供DSP讀?。?br> 步驟三、在DSP開發(fā)軟件CCS中對DSP外部接口 XINTF的參數(shù)進(jìn)行設(shè)置，其參數(shù)設(shè)置包括讀取起始時間、活躍時間、收尾時間設(shè)置，外部接口時鐘XTIMCLK與DSP系統(tǒng)時鐘 SYSCLK0UT設(shè)置及擴(kuò)展存取時間XREADY設(shè)置；中通過設(shè)置XZC&為低電平為外部接口選擇一個映射區(qū)，根據(jù)各個映射區(qū)的地址范圍，在CCS的.asm文件中為所選擇的映射區(qū)分配存儲地址，F(xiàn)PGA中的并行數(shù)據(jù)存儲區(qū)即被映射在這個存儲區(qū)中；
步驟四、在CCS主程序中定義指針類型數(shù)組，并把該數(shù)組定位到上一步在.asm文件中為映射區(qū)分配的儲存區(qū)間里，配置一個定時器中斷程序，配置好中斷時間，使一定時間定時器中斷一次，并在中斷程序中讀取指針數(shù)組的值，讀取的數(shù)據(jù)即為FPGA中濾波器的輸出數(shù)據(jù)；
當(dāng)將此發(fā)明應(yīng)用到逆變器電壓輸出基波提取時，可以不必在DSP中設(shè)置定時器中斷， 直接利用產(chǎn)生PWM (脈寬調(diào)制)脈沖時的上溢或下溢中斷，直接在中斷中讀取采用出來的數(shù)據(jù)，一個周期讀取的數(shù)據(jù)即為電壓的基波，一個周期內(nèi)的采樣值應(yīng)該是一正弦波，采用 Σ-Δ采樣的方法提取電壓基波實(shí)驗(yàn)實(shí)現(xiàn)時的輸入和輸入波形，其中(a)是從逆變器中輸出的電壓波形，其為兩電平的脈沖波，作為Σ-Δ采樣的輸入；(b)是Σ-Δ采樣的輸出波形，其為理想的正弦波，可應(yīng)用到電機(jī)控制中。有益效果，由于采用了上述方案，Σ-Δ型采用了過采樣技術(shù)，過采樣就是使用遠(yuǎn)大于乃奎斯特采樣頻率的頻率對輸入信號采樣。設(shè)系統(tǒng)原來的采樣頻率為/；，若將采樣頻率提高到Ifs，f稱為過采樣比率，而且保證D1。對未采用過采樣計(jì)數(shù)得到的信號進(jìn)行FFT (快速傅里葉分析)分析，從FFT分析得到的結(jié)果可以看到，在0到/s/2之間有一個幅值較大的基頻信號和一系列頻率的隨機(jī)噪聲，如圖1所示，這里的量化噪聲，主要是由于有限的模數(shù)轉(zhuǎn)換器分辨率造成的?；l信號的功率與所有頻率的噪聲的RMS (均方根)功率之和的比值就是信噪比 (SNR)0為了改善信噪比，更好的復(fù)現(xiàn)輸入信號，一般做法是提高模數(shù)轉(zhuǎn)換器的采樣位數(shù)。如果采用過采樣計(jì)數(shù)，則采樣頻率為Zfs。對采樣得到的信號FFT分析，如圖2可以看出雖然信噪比基本未變，但是隨機(jī)噪聲的基值變小，分布在0-Zfs/2的范圍內(nèi)，有很大部分噪聲分布在高頻的頻帶內(nèi)，加入數(shù)字濾波器就可以濾除對應(yīng)的量化噪聲。Σ - Δ轉(zhuǎn)換器利用這一原理，在一位模數(shù)轉(zhuǎn)換器之后進(jìn)行數(shù)字濾波，大部分位于數(shù)字濾波器帶寬之外的噪聲將被濾除，這樣可以降低RMS噪聲。解決了現(xiàn)有模數(shù)轉(zhuǎn)換器存在對電子元器件參數(shù)變化敏感及網(wǎng)絡(luò)復(fù)雜等無法實(shí)現(xiàn)高精度的問題。達(dá)到了本發(fā)明的目的。優(yōu)點(diǎn)本發(fā)明簡單可靠、易于實(shí)現(xiàn)，運(yùn)用合適的具有Σ-Δ調(diào)制器功能的模塊，可以得到很高的模數(shù)轉(zhuǎn)換精度和轉(zhuǎn)換速度。將此發(fā)明運(yùn)用在電機(jī)控制電壓基波提取時，可以快速準(zhǔn)確的提取電壓的基波，提取到的電壓基波可以直接運(yùn)用到電機(jī)控制或保護(hù)中。


圖1是N位模數(shù)轉(zhuǎn)換器以頻率fs采樣單音信號的頻譜分析； 圖2是N位模數(shù)轉(zhuǎn)換器以頻率Kf s采樣單音信號的頻譜分析； 圖3是二階Σ-Δ調(diào)制器原理框圖4是Sim/濾波其結(jié)構(gòu)框圖； 圖5是高精度快速采樣的電路結(jié)構(gòu)框圖； 圖6是數(shù)模轉(zhuǎn)換電路調(diào)理電路； 圖7是^=3濾波結(jié)構(gòu)框圖； 圖8實(shí)現(xiàn)提取逆變器電壓基波電路框圖； 圖9-a是采樣前模擬量電壓圖。
圖9_b是采樣后數(shù)字量基波電壓圖。
具體實(shí)施方式
實(shí)施例1 該采樣方法包括高精度快速采樣的電路，電路有Σ-Δ調(diào)制功能的模塊、用于濾波的FPGA及用于控制的DSP構(gòu)成，其中Σ-Δ調(diào)制功能的模塊輸出為脈沖流 Mdate和高頻的采樣時鐘Mclk，二者作為FPGA中濾波器的輸入，F(xiàn)PGA與DSP通過DSP外部接口 XINTF通信；所述的FPGA為現(xiàn)場可編程門陣列；所述的DSP為數(shù)字信號處理器；所述的XINTF為外部擴(kuò)充存儲器空間；
本發(fā)明實(shí)施方式具體包括以下步驟
步驟一、設(shè)計(jì)合適的具有Σ-Δ調(diào)制功能的模塊，使其差分輸入范圍及采樣速率能滿足實(shí)際需求。根據(jù)所選采樣芯片的差分輸入范圍，采用模擬放大器設(shè)計(jì)調(diào)理電路，使其能滿足需要采樣的模擬信號輸入。輸入的模擬信號經(jīng)過調(diào)理電路后將士5V的輸入電壓范圍變成0. 5V-2. 5V，避開了模數(shù)轉(zhuǎn)換器的非線性區(qū)，并在其中加入了濾波電路，濾除了輸入中的
高頻分量。步驟二、選擇處理速度較快的FPGA，在FPGA中設(shè)計(jì)濾波程序，濾波器采用Sin/數(shù)字濾波器，濾波器的輸入信號是由Σ-Δ采樣功能的芯片輸出的數(shù)據(jù)流輸出Mdate、Σ-Δ 調(diào)制器的采樣信號Mclk。Sinc3濾波器濾波的具體實(shí)現(xiàn)方法為
抽取時鐘信號Cnr是由輸入信號Mclk和抽樣率I決定的，Cnr是Mclk的I次分頻。當(dāng)在電機(jī)控制中提取電壓基波時，抽取時鐘信號Cnr的頻率一定要和功率開關(guān)管器件的開關(guān)頻率相同。濾波模塊是先對輸入信號Mdate在Mclk時鐘脈沖下進(jìn)行f階的累加，再對累加結(jié)果在抽樣時鐘Cnr的脈沖下進(jìn)行f階的差分。與DSP并行接口模塊是把濾波模塊的輸出結(jié)果按照并行方式放在一個寄存器里， 抽樣率取值過大，會造成濾波后數(shù)據(jù)位數(shù)過長，此時在不影響采樣精度的情況下可以把數(shù)據(jù)低位舍去，同時直流增益Gainrc與剩余數(shù)據(jù)位數(shù)相對應(yīng)。如果數(shù)據(jù)還沒有來得及讀取就有新數(shù)據(jù)送來，原來的數(shù)據(jù)自動被新發(fā)來的數(shù)據(jù)覆蓋，當(dāng)DSP外部接口讀信號變低時，接口模塊把并行數(shù)據(jù)放在數(shù)據(jù)總線上以供DSP讀取。步驟三、在DSP開發(fā)軟件CCS中對DSP外部接口 XINTF的參數(shù)進(jìn)行設(shè)置，其參數(shù)設(shè)置包括讀取起始時間、活躍時間、收尾時間設(shè)置，外部接口時鐘XTIMCLK與DSP系統(tǒng)時鐘 SYSCLK0UT設(shè)置及擴(kuò)展存取時間XREADY設(shè)置。中通過設(shè)置XZC&c為低電平為外部接口選擇一個映射區(qū)，根據(jù)各個映射區(qū)的地址范圍，在CCS的.asm文件中為所選擇的映射區(qū)分配存儲地址，F(xiàn)PGA中的并行數(shù)據(jù)存儲區(qū)即被映射在這個存儲區(qū)中。步驟四、在CCS主程序中定義指針類型數(shù)組，并把該數(shù)組定位到上一步在.asm文件中為映射區(qū)分配的儲存區(qū)間里，配置一個定時器中斷程序，配置好中斷時間，使一定時間定時器中斷一次，并在中斷程序中讀取指針數(shù)組的值，讀取的數(shù)據(jù)即為FPGA中濾波器的輸出數(shù)據(jù)。當(dāng)將此發(fā)明應(yīng)用到逆變器電壓輸出基波提取時，可以不必在DSP中設(shè)置定時器中斷，直接利用產(chǎn)生PWM時的上溢或下溢中斷，直接在中斷中讀取采用出來的數(shù)據(jù)，一個周期讀取的數(shù)據(jù)即為電壓的基波，一個周期內(nèi)的采樣值應(yīng)該是一正弦波，圖9是采用Σ-Δ采樣的方法提取電壓基波實(shí)驗(yàn)實(shí)現(xiàn)時的輸入和輸入波形，其中(a)是從逆變器中輸出的電壓波形，其為兩電平的脈沖波，作為Σ-Δ采樣的輸入；(b)是Σ-Δ采樣的輸出波形，其為理想的正弦波，可應(yīng)用到電機(jī)控制中。
Σ - Δ型采用了過采樣技術(shù)，過采樣就是使用遠(yuǎn)大于乃奎斯特采樣頻率的頻率對輸入信號采樣。設(shè)系統(tǒng)原來的采樣頻率為式，若將采樣頻率提高到#，f稱為過采樣比率，而且保證沿1。對未采用過采樣計(jì)數(shù)得到的信號進(jìn)行FFT分析，從FFT分析得到的結(jié)果可以看到， 在0到義/2之間有一個幅值較大的基頻信號和一系列頻率的隨機(jī)噪聲，如圖1所示，這里的量化噪聲，主要是由于有限的模數(shù)轉(zhuǎn)換器分辨率造成的。基頻信號的功率與所有頻率的噪聲的RMS功率之和的比值就是信噪比(SNR)。為了改善信噪比，更好的復(fù)現(xiàn)輸入信號，一般做法是提高模數(shù)轉(zhuǎn)換器的采樣位數(shù)。如果采用過采樣計(jì)數(shù)，則采樣頻率為Zfs。對采樣得到的信號FFT分析，在圖2中可以看出雖然信噪比基本未變，但是隨機(jī)噪聲的基值變小，分布在0-Zfs/2的范圍內(nèi)，有很大部分噪聲分布在高頻的頻帶內(nèi)，加入數(shù)字濾波器就可以濾除對應(yīng)的量化噪聲。Σ - Δ轉(zhuǎn)換器利用這一原理，在一位模數(shù)轉(zhuǎn)換器之后進(jìn)行數(shù)字濾波，則大部分位于數(shù)字濾波器帶寬之外的噪聲將被濾除，這樣可以降低RMS噪聲。從以上分析可以看出，提高過采樣的倍數(shù)可以調(diào)高SNR，相當(dāng)于提高采樣的分辨率即采樣位數(shù)。Σ-Δ模數(shù)轉(zhuǎn)換器與傳統(tǒng)的模數(shù)轉(zhuǎn)換不同，它是根據(jù)前一采樣值與后一采樣值之差進(jìn)行量化編碼，通常采用1位的量化器，避免了傳統(tǒng)模數(shù)轉(zhuǎn)換面臨的困難。另一方面，它采用了極高的采樣速率和Σ-Δ調(diào)制技術(shù)，可以獲得極高的分辨率。Σ-Δ采樣芯片的核心是Σ-Δ變換器，它是輸出一串0和1的方波脈沖，在一個測量周期中，1脈沖的總寬度與測量周期Tv的比值和輸入模擬量在這個周期中的平均值成比例。附圖3是Σ-Δ調(diào)制器原理圖，它是一個由積分器Λ、/2，比較器及1位數(shù)模轉(zhuǎn)換器構(gòu)成的閉環(huán)系統(tǒng)。1位數(shù)模變換器輸出X6的波形與Σ-Δ變換器輸出Z5相同。Σ-Δ調(diào)制器以采樣速率輸出1位數(shù)據(jù)流，頻率可高達(dá)MHz量級。數(shù)字濾波和抽取的目的是從該數(shù)據(jù)流中提取出有用的信息，并將數(shù)據(jù)速率降低到可用的水平。Σ-Δ模數(shù)轉(zhuǎn)換器中的數(shù)字濾波器對1位數(shù)據(jù)流求平均，濾除目標(biāo)帶寬以外的量化噪聲，并改善數(shù)模轉(zhuǎn)換器的分辨率。數(shù)字濾波器決定了信號帶寬、建立時間和阻帶抑制。Σ-Δ轉(zhuǎn)換器中廣泛采用的濾波器拓?fù)涫荢irn/，一種具有的低通特性的濾波器。 其結(jié)構(gòu)原理圖如圖4中所示，這種濾波器的一個主要優(yōu)點(diǎn)是具有陷波特性，可以將陷波點(diǎn)設(shè)在和電力線相同的頻率，抑制其干擾。陷波點(diǎn)與輸出數(shù)據(jù)速率(轉(zhuǎn)換時間的倒數(shù))直接相關(guān)。例如Sinc3濾波器的建立時間三倍于轉(zhuǎn)換時間。當(dāng)陷波點(diǎn)設(shè)在50Hz時(50Hz數(shù)據(jù)速率)，建立時間為3/50Hz，即60ms。有些應(yīng)用要求更快的建立時間，而對分辨率的要求較低。Sim/數(shù)字濾波器是在高速Σ-Δ采樣芯片采樣的脈沖下執(zhí)行級聯(lián)f階的累加器， 后面跟著在低的抽頻率(抽取頻率為/；/#，/；為Σ-Δ采樣芯片采樣頻率，I為抽取率)下執(zhí)行級聯(lián)f階的差分器。Σ-Δ調(diào)制器的時鐘采樣頻率/；、抽取率I和輸出數(shù)據(jù)的頻率/Data的關(guān)系為
Sim/濾波器階數(shù)f的選擇必須先知道濾波器前端Σ-Δ調(diào)制器的階數(shù)，Sim/濾波器的階數(shù)至少要比S-A調(diào)制器的階數(shù)大1，以防止邊帶外過度失真的噪音調(diào)制器進(jìn)入基帶。
權(quán)利要求
1. 一種礦井提升機(jī)交流調(diào)速系統(tǒng)高精度快速模擬量采樣方法，其特征是該采樣方法包括高精度快速采樣的電路，電路有Σ-Δ調(diào)制功能的模塊、用于濾波的FPGA及用于控制的DSP構(gòu)成，其中Σ-Δ調(diào)制功能的模塊輸出為脈沖流Mdate和高頻的采樣時鐘輸入信號 Mclk, 二者作為FPGA中濾波器的輸入，F(xiàn)PGA與DSP通過DSP外部接口 XINTF通信；所述的 FPGA為現(xiàn)場可編程門陣列；所述的DSP為數(shù)字信號處理器；所述的XINTF為外部擴(kuò)充存儲器空間；本發(fā)明實(shí)施方式具體包括以下步驟步驟一、設(shè)計(jì)合適的具有Σ-Δ調(diào)制功能的模塊，使其差分輸入范圍及采樣速率能滿足實(shí)際需求；根據(jù)所選采樣芯片的差分輸入范圍，采用模擬放大器設(shè)計(jì)調(diào)理電路，使其能滿足需要采樣的模擬信號輸入；輸入的模擬信號經(jīng)過調(diào)理電路后將士5V的輸入電壓范圍變成0. 5V-2. 5V，避開了 ADC轉(zhuǎn)換器的非線性區(qū)，并在其中加入了濾波電路，濾除了輸入中的高頻分量；步驟二、選擇處理速度較快的FPGA，在FPGA中設(shè)計(jì)濾波程序，濾波器采用Sin/數(shù)字濾波器，濾波器的輸入信號是由Σ-Δ采樣功能的芯片輸出的輸出脈沖流Mdate、Σ-Δ調(diào)制器的采樣信號Mclk ；Sinc3濾波器濾波的具體實(shí)現(xiàn)方法為抽取時鐘信號Cnr是由輸入信號Mclk和抽樣率I決定的，鐘信號Cnr是輸入信號Mclk 的#次分頻；當(dāng)在電機(jī)控制中提取電壓基波時，抽取時鐘信號Cnr的頻率一定要和功率開關(guān)管器件的開關(guān)頻率相同；濾波模塊是先對輸出脈沖流Mdate在輸入信號Mclk時鐘脈沖下進(jìn)行f階的累加，再對累加結(jié)果在抽樣時鐘信號Cnr的脈沖下進(jìn)行f階的差分；與DSP并行接口模塊是把濾波模塊的輸出結(jié)果按照并行方式放在一個寄存器里，抽樣率取值過大，會造成濾波后數(shù)據(jù)位數(shù)過長，此時在不影響采樣精度的情況下可以把數(shù)據(jù)低位舍去，同時直流增益feinD。與剩余數(shù)據(jù)位數(shù)相對應(yīng)；如果數(shù)據(jù)還沒有來得及讀取就有新數(shù)據(jù)送來，原來的數(shù)據(jù)自動被新發(fā)來的數(shù)據(jù)覆蓋，當(dāng)DSP外部接口讀信號變低時，接口模塊把并行數(shù)據(jù)放在數(shù)據(jù)總線上以供DSP讀??；步驟三、在DSP開發(fā)軟件CCS中對DSP外部接口 XINTF的參數(shù)進(jìn)行設(shè)置，其參數(shù)設(shè)置包括讀取起始時間、活躍時間、收尾時間設(shè)置，外部接口時鐘XTIMCLK與DSP系統(tǒng)時鐘 SYSCLK0UT設(shè)置及擴(kuò)展存取時間XREADY設(shè)置；中通過設(shè)置XZC&為低電平為外部接口選擇一個映射區(qū)，根據(jù)各個映射區(qū)的地址范圍，在CCS的.asm文件中為所選擇的映射區(qū)分配存儲地址，F(xiàn)PGA中的并行數(shù)據(jù)存儲區(qū)即被映射在這個存儲區(qū)中；步驟四、在CCS主程序中定義指針類型數(shù)組，并把該數(shù)組定位到上一步在.asm文件中為映射區(qū)分配的儲存區(qū)間里，配置一個定時器中斷程序，配置好中斷時間，使一定時間定時器中斷一次，并在中斷程序中讀取指針數(shù)組的值，讀取的數(shù)據(jù)即為FPGA中濾波器的輸出數(shù)據(jù)；當(dāng)將此發(fā)明應(yīng)用到逆變器電壓輸出基波提取時，可以不必在DSP中設(shè)置定時器中斷， 直接利用產(chǎn)生PWM (脈寬調(diào)制)脈沖時的上溢或下溢中斷，直接在中斷中讀取采用出來的數(shù)據(jù)，一個周期讀取的數(shù)據(jù)即為電壓的基波，一個周期內(nèi)的采樣值應(yīng)該是一正弦波，采用 Σ-Δ采樣的方法提取電壓基波實(shí)驗(yàn)實(shí)現(xiàn)時的輸入和輸入波形，其中(a)是從逆變器中輸出的電壓波形，其為兩電平的脈沖波，作為Σ-Δ采樣的輸入；(b)是Σ-Δ采樣的輸出波形，其為理想的正弦波，可應(yīng)用到電機(jī)控制中。
全文摘要
一種礦井提升機(jī)交流調(diào)速系統(tǒng)高精度快速模擬量采樣方法，屬于對電機(jī)的高精度快速模擬量采樣方法。該采樣方法包括高精度快速采樣的電路，電路有Σ-Δ調(diào)制功能的模塊、用于濾波的FPGA及用于控制的DSP構(gòu)成，其中Σ-Δ調(diào)制功能的模塊輸出為脈沖流Mdate和高頻的采樣時鐘輸入信號Mclk，二者作為FPGA中濾波器的輸入，F(xiàn)PGA與DSP通過DSP外部接口XINTF通信。優(yōu)點(diǎn)本發(fā)明簡單可靠、易于實(shí)現(xiàn)，運(yùn)用合適的具有Σ-Δ調(diào)制器功能的模塊，可以得到很高的模數(shù)轉(zhuǎn)換精度和轉(zhuǎn)換速度。將此發(fā)明運(yùn)用在電機(jī)控制電壓基波提取時，可以快速準(zhǔn)確的提取電壓的基波，提取到的電壓基波可以直接運(yùn)用到電機(jī)控制或保護(hù)中。
文檔編號H03M1/12GK102332918SQ201110157539
公開日2012年1月25日 申請日期2011年6月14日 優(yōu)先權(quán)日2011年6月14日
發(fā)明者于月森, 付鳳超, 伍小杰, 吳瑋, 周書穎, 左東升, 戴鵬, 朱方田, 王貴峰, 符曉 申請人:中國礦業(yè)大學(xué), 徐州寶迪電氣有限公司